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32 bits CPUとは 意味・読み方・使い方
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「32 bits CPU」の部分一致の例文検索結果
該当件数 : 13件
When the CPU 2 issues the instruction read or the data reading/writing of 16 bits/32 bits, a bus controller reads/writes a prescribed time according to the bus width specified by a source shown in the address and requests the CPU to wait till the instruction (read data) of 16 bits/32 bits issued by the CPU is prepared.例文帳に追加
バスコントローラは、ＣＰＵ（２）が１６ビット／３２ビットで命令リードまたはデータのリード／ライトを発行すると、そのアドレスに示される資源に指定されたバス幅に対応して、所定の回数のリード／ライトを行い、ＣＰＵが発行した１６ビット／３２ビットの命令（リードデータ）が用意されるまで、ＣＰＵにウェイトを要求する。 - 特許庁
This data processor is provided with a means FF of selecting whether reading an instruction of a CPU by 16 bits (a first number of words) or 32 bits (a second number of words).例文帳に追加
ＣＰＵの命令リードを１６ビット（第１の語数）で行うか、３２ビット（第２の語数）で行うかを選択する手段（ＦＦ）を設ける。 - 特許庁
This data processor is provided with a means (FF) for determining whether the instruction of a CPU should be read with 16 bits (first number of words) or 32 bits (second number of words).例文帳に追加
ＣＰＵの命令リードを１６ビット（第１の語数）で行うか、３２ビット（第２の語数）で行うかを選択する手段（ＦＦ）を設ける。 - 特許庁
When a CPU (2) issues the instruction read or the read/write of data by 16 bits/32 bits, a bus controller performs the predetermined read/write operations corresponding to bus width specified as resources shown by the address, and requests a CPU for wait until the instruction (read data) of 16 bits/32 bits issued by the PCU is prepared.例文帳に追加
バスコントローラは、ＣＰＵ（２）が１６ビット／３２ビットで命令リードまたはデータのリード／ライトを発行すると、そのアドレスに示される資源に指定されたバス幅に対応して、所定の回数のリード／ライトを行い、ＣＰＵが発行した１６ビット／３２ビットの命令（リードデータ）が用意されるまで、ＣＰＵにウェイトを要求する。 - 特許庁
When a CPU 1 having the data bus size of 16 bits tries to read all the data outputted from a free run timer 5 having the data bus size of 32 bits, in read access for the CPU 1 to read high-order 16 bits, an address decoder 3 holds low-order 16 bits outputted by the free run timer 5 in a register 23.例文帳に追加
データバスサイズが１６ビットのＣＰＵ１が、データバスサイズ３２ビットのフリーランタイマ５より出力されるデータを全て読み出そうとする場合、アドレスデコーダ３は、ＣＰＵ１が上位側１６ビットを読み出すリードアクセスにおいて、フリーランタイマ５が出力する下位１６ビットのデータをレジスタ２３によって保持させる。 - 特許庁
Data of 32 bits output from an output terminal CO of the core part 10 are passed to a CPU 1, and also passed to a selector 31 after compressed into 8 bits in a reduction part 28.例文帳に追加
一方、コア部１０の出力端子ＣＯから出力される３２ビットのデータは、ＣＰＵ１に与えられると共に、縮退部２８で８ビットに圧縮されてセレクタ３１に与えられる。 - 特許庁
By a CPU 22, data to be transmitted are divided by 8 bits and turned to valid data and the data of 32 bits for which the invalid data of 24 bits are added to the valid data are transmitted through the PCI bus 28 to a PCI interface circuit 42.例文帳に追加
ＣＰＵ２２によって、送信すべきデータを８ビットごとに分割して有効データとし、その有効データに２４ビットの無効データを付加した３２ビットのデータをＰＣＩバス２８を介してＰＣＩインタフェース回路４２に送る。 - 特許庁
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「32 bits CPU」の部分一致の例文検索結果
該当件数 : 13件
When a CPU 1 writes binary data of CMYK into a system memory 3, the binary data is transferred to the data packing device 10 by a unit of 32 bits in a DMA mode.例文帳に追加
ＣＰＵ１がＣＭＹＫ二値のデータをシステムメモリ３に書き込むと、この二値化データが３２ビット単位でデータパッキング装置１０にＤＭＡ転送される。 - 特許庁
Even when an ROM module 23 whose data bus width is 32 bits is connected, or an ROM module 23 whose data bus width is 16 bits is connected, an IC 10 for memory control is configured so that the ROM module 23 can be used as an ROM module whose data bus width is 32 bits by a CPU 21.例文帳に追加
メモリ制御用ＩＣ１０を、データバス幅が３２ビットのＲＯＭモジュール２３を接続してもデータバス幅が１６ビットのＲＯＭモジュール２３を接続しても、ＣＰＵ２１に、ＲＯＭモジュール２３を、データバス幅が３２ビットのＲＯＭモジュールとして利用させることが出来るものとして構成しておく。 - 特許庁
An arbitration circuit 2, a CPU 4, a DDR memory 6, an image processing section 21, and a conversion output section 31 or the like handle the composited image data in units of 32 bits.例文帳に追加
調停回路２，ＣＰＵ４、ＤＤＲメモリ６、画像処理部２１、および変換出力部３１などは、合成された３２ビット単位で画像データを取り扱う。 - 特許庁
Next, the CPU 32 sets 2nd addresses obtained by changing the logical value of each check object bit as many as the number of check object bits and writes 2nd data being different from the 1st data in each of the addresses.例文帳に追加
次に、ＣＰＵ３２は、各チェック対象ビットの論理値を変化させた第２のアドレスをチェック対象ビットの数だけ設定して、それぞれのアドレスに第１のデータとは異なる第２のデータを書き込む。 - 特許庁
On the other hand, if the extension ROM substrate is attached, a bus width of a memory space including an initially accessed start address of the CPU is set at 32 bits, chip select signals are outputted to extension ROMs 30, 32, and extension programs stored in the extension ROMs are executed.例文帳に追加
これに対して、拡張ＲＯＭ基板が装着されると、ＣＰＵの最初にアクセスされるスタート番地を含むメモリ空間のバス幅が３２bitに設定され、拡張ＲＯＭ３０、３２にチップセレクト信号が出力され、拡張ＲＯＭに記憶された拡張プログラムが実行される。 - 特許庁
To provide a communication memory and a peripheral apparatus capable of interfacing an interface with a standard of such communication transferring data by byte units without limiting a bus width and with any bus width even if the interface has a CPU highly developed by such a bus width of a control means with 16 or 32 bits.例文帳に追加
バイト単位でデータを転送するような通信が規格化されたインターフェースに対して、制御手段のバス幅が１６ビットや３２ビットといった高度なＣＰＵを持つものでもバス幅を制限すること無く任意のバス幅でのインターフェースを可能とする通信メモリおよびペリフェラル機器を提供することを目的とする。 - 特許庁
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