Buffer P2とは 意味・読み方・使い方

The buffer memory 50 stores an updated control program P2 relating to the initial control program P1.例文帳に追加

バッファメモリ５０は、初期制御プログラムＰ１に関連している更新制御プログラムＰ２を格納している。 - 特許庁

In the housing part 400, the wafers W and buffer sheets P2 are alternately housed in a box 13B of a carrier case by a transfer arm 401.例文帳に追加

収納部４００では、搬送アーム４０１によってキャリアケースのボックス１３ＢにウェハＷと緩衝シートＰ２とを交互に収納する。 - 特許庁

A second input buffer 26 compares the potential V2 of the second terminal P2 with a second threshold voltage Vth2 lower than the first voltage VL1.例文帳に追加

第２入力バッファ２６は、第２端子Ｐ２の電位Ｖ２を、第１電圧ＶＬ１より低い第２しきい値電圧Ｖｔｈ２と比較する。 - 特許庁

When the next paper sheet P2 to be discharged from the body 10 reaches a predetermined position, the speed of the buffer roller 505 is increased to the carrying speed V1.例文帳に追加

本体１０から排出される次の用紙Ｐ２が所定位置に達した時点で、バッファローラ５０５を搬送速度Ｖ１まで上昇させる。 - 特許庁

A multiport switch 1-10 stores a data frame entered from each port P1, P2, Pn in a common buffer memory 1-14, and then exports the data frame to the port of a counter station as a distribution destination.例文帳に追加

マルチポートスイッチ１−１０は、各ポートＰ１，Ｐ２，Ｐｎから入力されるデータフレームを共通バッファメモリ１−１４に蓄積した後、配送先の対向ステーションへのポートへ送出する。 - 特許庁

An output terminal of a second buffer circuit (103, 104, 107 and 108) is connected to respective gate terminals of a second PMOS transistor P2 and a second NMOS transistor N2, and an input terminal of the second buffer circuit (103, 104, 107 and 108) is connected to the end of the inductance element L1.例文帳に追加

第２ＰＭＯＳトランジスタＰ２および第２ＮＭＯＳトランジスタＮ２の各ゲート端子に第２バッファ回路（１０３，１０４，１０７，１０８）の出力端子を接続し、第２バッファ回路（１０３，１０４，１０７，１０８）の入力端子をインダクタンス素子Ｌ１の一端に接続する。 - 特許庁

For example, a first band in a second page (P2 band 1) can be subjected to the rendering between a fifth band and a seventh band and a buffer for holding the image data subjected to the rendering can be attained.例文帳に追加

例えば、第２ページの第１バンド（Ｐ２バンド１）は、第１ページの第５バンドと第７バンドとの間にレンダリングが可能であり、しかもレンダリングされたイメージデータを保持するバッファの確保できる。 - 特許庁