Data conversion circuitsとは 意味・読み方・使い方

The data shift circuit 106 delays the phase of a frequency dividing clock 103 to delay timing of data retiming of serial-to-parallel conversion circuits 115, 116.例文帳に追加

データシフト信号106は分周クロック103の位相を遅らせることにより、シリアルパラレル変換回路115、116のデータリタイミングのタイミングを遅らせる。 - 特許庁

The S/P conversion circuit is provided with: the elastic store 1 for processing received serial data in response to a phase of an internal clock and providing an output of data at a slowed-down operating speed; and S/P conversion circuits 2a to 2d for converting the data from the elastic store 1 into parallel data.例文帳に追加

シリアルデータを内部のクロック位相に乗せ換え、動作速度を落として出力するエラスティックストア１と、エラスティックストア１からのデータをパラレルデータに変換するＳ／Ｐ変換回路２ａ〜２ｄとを備えた。 - 特許庁

To provide color conversion circuits and color conversion methods that convert input color data to output color data such that gray input color data are properly converted to gray output color data without increasing the size of circuitry.例文帳に追加

回路規模を削減しながら、入力色データがグレーのデータの場合、入力色データを変換した出力色データが正しくグレーのデータに変換される色変換回路および色変換方法を提供する。 - 特許庁

The retiming circuit 8 receives output data from the 1:2 S/P conversion circuits 2, 3, 5, 6 at an output stage and the D-FF circuits 4, 7 and outputs a parallel data signal 19.例文帳に追加

出力段の１：２Ｓ／Ｐ変換回路２、３、５、６およびＤ−ＦＦ４、７からの出力データを、リタイミング回路８に入力し、パラレルデータ信号１９を出力する。 - 特許庁

The logic chip 3 includes serial-parallel conversion circuits 15a and 15b restoring the original parallel data from data rearranged in the time direction and a selective circuit 16 selecting the original parallel data composing the divided data and the original parallel data restored by the serial-parallel conversion circuits 15a and 15b to output to a terminal 18.例文帳に追加

ロジックチップ３は、時間方向に並び替えられたデータから元の並列データを復元する直並列変換回路１５ａ、１５ｂと、分割データを合成した元の並列データと、直並列変換回路１５ａ、１５ｂで復元した元の並列データとを選択し端子１８に出力する選択回路１６と、を備える。 - 特許庁

To solve the problem that a plurality of PLL circuits, serial-parallel conversion circuits and latch circuits of different frequencies are required in transmitter and receiver sides for serially transmitting/receiving row data signals different in frequency from column data signals based on clock signals generated from different PLL circuits.例文帳に追加

列側データ信号と周波数の異なる行側データ信号を異なるＰＬＬ回路から生成したクロック信号でシリアル送受信するために、周波数の異なるＰＬＬ回路、直列−並列変換回路、及びラッチ回路を送受信側で複数個使用しなければならない。 - 特許庁

A data driver 25 is provided with first to fourth digital-analog conversion circuits 31 to 34 with different inclination of data current IDm, respectively by every gradation band.例文帳に追加

データドライバ２５は、階調帯毎にそれぞれデータ電流ＩＤｍの傾きの異なる第１〜第４のデジタル・アナログ変換回路３１〜３４を備えている。 - 特許庁

Data in the first and second jitter-data latch circuits 17, 18 are compared with each other by a jitter comparison circuit 19 and outputted via a parallel/serial conversion circuit 20.例文帳に追加

第１及び第２のジッタ情報ラッチ回路１７，１８のデータがジッタ比較回路１９で比較され、パラレル／シリアル変換回路２０を経て出力される。 - 特許庁