FIFO resetとは 意味・読み方・使い方

The CPU 17 outputs a reset signal rst to the FIFO section 15r.例文帳に追加

ＣＰＵ１７は，リセット信号ｒｓｔを受信ＦＩＦＯ部１５ｒに対して出力する。 - 特許庁

An OFDM signal written in the FIFO 21 in the unit of super frames is read in timing of a reset signal RR of a read address with the same period as that of each super frame on the basis of an absolute time T of the GPS after the input of a reset signal WR.例文帳に追加

このリセット信号ＷＲが入力された時点から、ＦＩＦＯ２１にスーパーフレーム単位で書き込まれたＯＦＤＭ信号は、ＧＰＳの絶対時刻Ｔを基準にした、スーパフレームと同一周期の読み出しアドレスのリセット信号ＲＲのタイミングで読み出される。 - 特許庁

An access monitoring part writes an interruption request in an interruption control buffer 18 with FIFO structure when the access request exists in the transmission and reception buffer and a flag of the individual controller is reset.例文帳に追加

アクセス監視部は送受信バッファにアクセス要求があり且つ当該個別制御装置のフラグがリセットされていれば、割込要求をＦＩＦＯ構成の割込制御バッファ１８に書き込む。 - 特許庁

An FIFO memory 301 provided on the input side of an LED array driving part 200 is reset by a main scanning line synchronous signal/ LSYNC from a controller part 302 for taking in image data for one line in main scanning.例文帳に追加

ＬＥＤアレイ駆動部２００の入力側に設けられているＦＩＦＯメモリ３０１は、コントローラ部３０２からの主走査ライン同期信号／ＬＳＹＮＣによってリセットされ、主走査１ライン分の画像データを取り込む。 - 特許庁

To resume data processing by recovering from a lock state even when a multiprocessor system is configured of a plurality of processors which do not accept reset in a lock state that any access is not accepted by an FIFO module during data processing.例文帳に追加

データ処理中にＦＩＦＯモジュールにアクセスを受け付けられないロック状態となったときにリセットを受け付けない複数のプロセッサから構成されていても、ロック状態から復旧してデータ処理をやり直す。 - 特許庁

A synchronizing signal inversion transmission 19 detects inversion of a super frame synchronizing signal that is inverted and transmitted for each prescribed period longer than a maximum delay in an SNF area to reset a write address of an FIFO 21.例文帳に追加

ＳＮＦエリア内の最大遅延量よりも長いある一定周期毎に反転されて送信されたスーパーフレーム同期信号は同期信号反転検出器１９でその反転が検出され、ＦＩＦＯ２１の書き込みアドレスをリセットする。 - 特許庁

The video data signals are read from FIFO memory circuits 3-1 to 3-n according to a read clock signal, a system field signal, etc., and a read reset signal from a CLK circuit 5, pseudo synchronizing signals are added to the video data signals at a P/S circuit 6 and pseudo HDTV serial digital video signals are outputted.例文帳に追加

ＣＬＫ回路５からの読出しクロック信号、システムフィールド信号等、読出しリセット信号に従って、ＦＩＦＯメモリ回路３−１〜３−ｎから映像データ信号を読出し、Ｐ／Ｓ回路６では擬似的な同期信号を付加して、擬似ＨＤＴＶシリアルデジタル映像信号を出力する。 - 特許庁