clock arithmeticとは 意味・読み方・使い方

This reproducing device having a clock synchronization type arithmetic part 12, a clock generating part 11 for generating the clock, and an output buffer 13 is provided with a clock generation control part 10.例文帳に追加

クロック同期式の演算部１２と、そのクロックを発生するクロック生成部１１と、出力バッファ１３とを有する再生装置に対して、クロック生成制御部１０を設ける。 - 特許庁

The frequency of the clock SN1 for arithmetic operation generated by a means N1 of creating a clock for operation is controlled in accordance with the amount of arithmetic operation by an operation means N2 so as to match the necessary and sufficient clock frequency to the amount of its arithmetic operation by control means N5 while the operation means N2 performs arithmetic operation.例文帳に追加

演算手段Ｎ２が演算処理を行っている間は、制御手段Ｎ５により、演算用クロック作成手段Ｎ１が生成する演算用クロックＳＮ１の周波数を、演算手段Ｎ２による演算処理量に従って、その演算処理量に必要十分なクロック周波数に合わせるように制御する。 - 特許庁

A clock generation part 8 supplies a clock to a digital signal processing part(DSP) 4 and clock frequency supplied from the clock generation part 8 to the DSP 4 is controlled based on the arithmetic processing quantity of the DSP 4.例文帳に追加

ＤＳＰ４にクロックを供給するクロック発生部８を設け、このクロック発生部８からＤＳＰ４へ供給するクロック周波数を、ＤＳＰ４での演算処理量に基づいて制御する。 - 特許庁

Thus, the arithmetic operation processed within one clock comprising one-stage of adder and one-stage of multiplier.例文帳に追加

このように、１クロック内に処理する演算は、加算１段、乗算１段で構成される。 - 特許庁

An oscillator 1 supplies a clock signal CLK0 common to two arithmetic processing circuits 2, 3.例文帳に追加

発振器１は、２つの演算処理回路２，３に共通のクロック信号ＣＬＫ０を供給する。 - 特許庁

The digital clock circuit 11 includes at least one pair of parallel arithmetic circuits 11a, 11b.例文帳に追加

デジタルロジック回路１１は、少なくとも一対の並列演算回路１１ａ、１１ｂを有している。 - 特許庁

A clock delay circuit 10 generates a plurality of clock signals with different delay time from a clock signal A40 to be inputted in an arithmetic processing circuit 40 and outputs a delay clock signal A11 selected by a clock selection signal A10.例文帳に追加

クロック遅延回路１０は、演算処理回路４０に入力されるクロック信号Ａ４０から異なる複数の遅延時間の遅延クロック信号を発生し、クロック選択信号Ａ１０によって選択された遅延クロック信号Ａ１１を出力する。 - 特許庁

An AND circuit 114 ANDs the output signal 111 and the input clock signal and outputs an output clock signal corresponding to an arithmetic result.例文帳に追加

論理積回路１１４は、出力信号１１１と入力クロック信号の論理積を演算し、演算結果に対応する出力クロック信号を出力する。 - 特許庁