「clock arithmetic」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

In addition, a clock signal is supplied only to a part required for an arithmetic operation, in accordance with a high-functional instruction part of a memory for arithmetic operation, in the case of reading the data from the memory for arithmetic operation.例文帳に追加

また演算用メモリからデータを読み込む際にその高機能命令部に従い、演算に必要な部分にのみクロック信号を供給する。 - 特許庁

The clock signal 90 is divided into arithmetic intervals 215, and in this case each arithmetic interval 215 includes a predetermined number of clock pulses equal to the multiplier value.例文帳に追加

クロック信号（９０）は、演算インターバル（２１５）に分割され、この場合に、それぞれの演算インターバル（２１５）は、乗数の値に等しい所定数のクロックパルスを含んでいる。 - 特許庁

This reproducing device having a clock synchronization type arithmetic part 12, a clock generating part 11 for generating the clock, and an output buffer 13 is provided with a clock generation control part 10.例文帳に追加

クロック同期式の演算部１２と、そのクロックを発生するクロック生成部１１と、出力バッファ１３とを有する再生装置に対して、クロック生成制御部１０を設ける。 - 特許庁

The frequency of the clock SN1 for arithmetic operation generated by a means N1 of creating a clock for operation is controlled in accordance with the amount of arithmetic operation by an operation means N2 so as to match the necessary and sufficient clock frequency to the amount of its arithmetic operation by control means N5 while the operation means N2 performs arithmetic operation.例文帳に追加

演算手段Ｎ２が演算処理を行っている間は、制御手段Ｎ５により、演算用クロック作成手段Ｎ１が生成する演算用クロックＳＮ１の周波数を、演算手段Ｎ２による演算処理量に従って、その演算処理量に必要十分なクロック周波数に合わせるように制御する。 - 特許庁

A clock generation part 8 supplies a clock to a digital signal processing part(DSP) 4 and clock frequency supplied from the clock generation part 8 to the DSP 4 is controlled based on the arithmetic processing quantity of the DSP 4.例文帳に追加

ＤＳＰ４にクロックを供給するクロック発生部８を設け、このクロック発生部８からＤＳＰ４へ供給するクロック周波数を、ＤＳＰ４での演算処理量に基づいて制御する。 - 特許庁

Thus, the arithmetic operation processed within one clock comprising one-stage of adder and one-stage of multiplier.例文帳に追加

このように、１クロック内に処理する演算は、加算１段、乗算１段で構成される。 - 特許庁

An oscillator 1 supplies a clock signal CLK0 common to two arithmetic processing circuits 2, 3.例文帳に追加

発振器１は、２つの演算処理回路２，３に共通のクロック信号ＣＬＫ０を供給する。 - 特許庁

The digital clock circuit 11 includes at least one pair of parallel arithmetic circuits 11a, 11b.例文帳に追加

デジタルロジック回路１１は、少なくとも一対の並列演算回路１１ａ、１１ｂを有している。 - 特許庁

A clock delay circuit 10 generates a plurality of clock signals with different delay time from a clock signal A40 to be inputted in an arithmetic processing circuit 40 and outputs a delay clock signal A11 selected by a clock selection signal A10.例文帳に追加

クロック遅延回路１０は、演算処理回路４０に入力されるクロック信号Ａ４０から異なる複数の遅延時間の遅延クロック信号を発生し、クロック選択信号Ａ１０によって選択された遅延クロック信号Ａ１１を出力する。 - 特許庁

An AND circuit 114 ANDs the output signal 111 and the input clock signal and outputs an output clock signal corresponding to an arithmetic result.例文帳に追加

論理積回路１１４は、出力信号１１１と入力クロック信号の論理積を演算し、演算結果に対応する出力クロック信号を出力する。 - 特許庁

An arithmetic circuit 14 outputs an exclusive OR of the clock signal input from the input section 11 and the clock signal output from the selector 13.例文帳に追加

演算回路１４は、入力部１１から入力されたクロック信号と、セレクタ１３から出力されたクロック信号と、の排他的論理和を出力する。 - 特許庁

The clock generation control part 10 changes the control method (start and stop) of the clock to the clock generating part 11 based on a time when the decoding processing to be performed by the arithmetic part 12 ends.例文帳に追加

クロック生成制御部１０は演算部１２で行う復号化処理が終了した時刻に基づいて、クロック生成部１１に対するクロックの制御方法（起動及び停止）を変化させる。 - 特許庁

The arithmetic unit 13 computes the digital data in synchronization with the pixel clock (p) and outputs luminance data for every pixel.例文帳に追加

演算装置１３は画素クロックｐに同期してデジタルデータを演算し１画素毎の輝度データを出力する。 - 特許庁

To stop supply of a clock to operate a shift register except a in time point when data are fetched into the shift register by executing an arithmetic operation and a point in time when an arithmetic result is transmitted.例文帳に追加

演算を実行してデータをシフトレジスタに取り込む時点と、演算結果の送出を行う時以外はシフトレジスタを動作させるクロックの供給を停止する。 - 特許庁

To provide a programmable semiconductor device that can efficiently perform arithmetic processing formed by a combination of a plurality of arithmetic instructions while ensuring clock frequency.例文帳に追加

プログラム可能な半導体装置において、クロック周波数を保証しつつ、複数の演算命令の組み合わせで形成される演算処理を効率的に実行できる。 - 特許庁

An arithmetic result is inputted to a parallel/serial conversion circuit 14 and turned to serial tone data output, based on the timing clock.例文帳に追加

演算結果はパラレル／シリアル変換回路１４に入力され、タイミングクロックをもとにシリアルのトーンデータ出力となる。 - 特許庁

To provide an encryption circuit for increasing an operation clock frequency in the encryption circuit and speeding up an arithmetic speed.例文帳に追加

暗号回路の動作クロック周波数を高くでき、演算速度の高速化を図ることが可能な暗号回路を提供すること。 - 特許庁

A chip identifier holding unit 340 holds a chip identifier calculated by the chip identifier arithmetic unit 320 in synchronization with a clock CLK.例文帳に追加

チップ識別子保持部３４０は、クロックＣＬＫに同期してチップ識別子演算部３２０が演算したチップ識別子を保持する。 - 特許庁

A 2nd latch section starts its operation depending on the result of an AND arithmetic operation between a clock at the input of the pulse signal and a signal resulting from inverting the logic level of the clock during the operation of the 1st latch section.例文帳に追加

第一ラッチ部の動作中にパルス信号入力時のクロックの論理レベルを反転下信号との論理積演算の結果に応じて第二ラッチ部が動作開始する。 - 特許庁

Succeedingly a chain search arithmetic circuit 3 receives the calculation results successively output from the error position polynomial-numerical polynomial arithmetic circuits 2a, 2b, 2c without interruption, and carries out the arithmetic operation by n/P clock, and obtains an error position and an error numerical value.例文帳に追加

続くチェンサーチ演算回路３は誤り位置多項式・数値多項式演算回路２ａ，２ｂ，２ｃが次々に出力する演算結果を途切れることなく受け取ってｎ／Ｐクロックで演算を行なって、誤り位置および誤り数値を求める。 - 特許庁

In the decoding of the MPEG data, a clock frequency of the CPU 30 is adjusted so as to reduce electric power consumption of the CPU 30 on the basis of the data length Lv and La of an arithmetic operation unit in a period for the CPU 30 to perform an arithmetic operation to data of the arithmetic operation unit with respective arithmetic operation units included in the MPEG data.例文帳に追加

ＭＰＥＧデータのデコードでは、ＭＰＥＧデータに含まれる各演算単位ごとに、その演算単位のデータに対してＣＰＵ３０が演算を行う期間、その演算単位のデータ長Ｌv，Ｌaに基づいて、ＣＰＵ３０の消費電力が低減されるようにＣＰＵ３０のクロック周波数を調整する。 - 特許庁

Each of the two arithmetic processing circuits 2, 3 outputs time-up signals TUPa, TUPb to the other arithmetic processing circuits 3, 2 on the basis of time measurement of the clock signal CLK0.例文帳に追加

２つの演算処理回路２，３は、それぞれ、クロック信号ＣＬＫ０による計時に基づいて、一定の周期で計時完了信号ＴＵＰａ，ＴＵＰｂを他方の演算処理回路３，２に出力する。 - 特許庁

The clock number count circuit 30 includes: an upcounter 1; a generation circuit 2, an arithmetic circuit 3; a terminal Pad1; and a terminal Pad2.例文帳に追加

クロック数カウント回路３０には、アップカウンタ１、生成回路２、演算回路３、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられる。 - 特許庁

By detecting a completion notification signal c of arithmetic processing of a processor 103 started at every reference trigger signal in a clock master circuit 104, clock supply to the processor 103 is stopped.例文帳に追加

その基準トリガ信号毎に起動される、プロセッサ１０３の演算処理の完了通知信号ｃを、クロックマスク回路１０４にて検知することで、プロセッサ１０３へのクロック供給を停止する。 - 特許庁

External clock period data 106 showing the period of the external clock signal 105 is supplied from a high-order external device 6 through a data bus 7 and an external connecting circuit 5 to an arithmetic processing part 4.例文帳に追加

外部クロック信号１０５の周期を表す外部クロック周期データ１０６が、上位外部機器６からデータバス７及び外部接続回路５経由で演算処理部４へ供給される。 - 特許庁

The PN system generating means as a random number generating device operating based on a prescribed clock (clk1) is allowed to execute an arithmetic operation, for example, exclusive OR arithmetic operation with the generated random number of the PN system generating means operating with another clock in a prescribed timing, and to output a random number.例文帳に追加

所定クロック（ｃｌｋ１）に基づいて動作する乱数発生装置としてのＰＮ系列発生手段に対して、他のクロックで動作するＰＮ系列発生手段の発生乱数との演算、例えば排他論理和演算を所定タイミングで実行させて出力乱数とする。 - 特許庁

When the abnormality detecting means 600 detects no abnormality in the low frequency oscillator 42 on prescribed conditions, a switching means 10a switches a clock pulse for operating a central arithmetic processor 10 from a first clock pulse P1 to a second clock pulse P2 and transits the central arithmetic processor 10 into low power consumption state.例文帳に追加

所定条件となったとき、異常検出手段６００により低周波発振器４２の異常検出がなければ、切替手段１０ａが、中央演算処理装置１０を動作させるクロックパルスを、第１のクロックパルスＰ１から第２のクロックパルスＰ２に切り替えて、中央演算処理装置１０を低電力消費状態に移行させる。 - 特許庁

The data in the frame memory 14 is transferred according to the clock 8 and subjected to arithmetic processing in a data analyzing device 15 to obtain sensor information such as displacements in wavelength, etc.例文帳に追加

フレームメモリ１４のデータをクロック８に応じて転送してデータ解析装置１５で演算処理し、波長ずれ等のセンサ情報を得る。 - 特許庁

A logical control circuit 7 generates the first and second control signals based on the clock signals, an arithmetic result and a frequency control signal.例文帳に追加

論理制御回路７は、クロック信号と演算結果および周波数制御信号に基づいて第１及び第２の制御信号を発生する。 - 特許庁

Thus, the arithmetic processing of the processor is completed, and the clock supply to the processor is stopped until the processor is next started to improve efficiency of the arithmetic processing or reduce the power consumption of the servo control device.例文帳に追加

このようにプロセッサの演算処理が完了し、次に起動されるまでは、プロセッサへのクロック供給を停止することにより、サーボ制御装置の低消費電力化、または、演算処理の高効率化が実現される。 - 特許庁

Error position polynomial-numerical polynomial arithmetic circuits 2a, 2b, 2c receive the syndrome orderly from the syndrome arithmetic circuit 1 without interruption, and respectively calculate them in parallel by (n/p) clock where (n/p) satisfies a relation of 3×(n/P)≥L>2×(n/P).例文帳に追加

誤り位置多項式・数値多項式演算回路２ａ，２ｂ，２ｃはシンドローム演算回路１から順次、途切れることなくシンドロームを受け取って、それぞれ３×（ｎ／Ｐ）≧Ｌ＞２×（ｎ／Ｐ）クロックで並列に演算する。 - 特許庁

A clock control block 13 supplies gated clocks BK1 to BKn to functioning arithmetic blocks B1 to Bn of a functioning block 14, and stops the gated clocks BK1 to BKn for each functioning arithmetic block B1 to Bn.例文帳に追加

クロック制御ブロック１３は、機能ブロック１４の機能演算ブロックＢ１〜Ｂｎに対してゲーティドクロックＢＫ１〜ＢＫｎを供給し、ゲーティドクロックＢＫ１〜ＢＫｎを機能演算ブロックＢ１〜Ｂｎ毎に停止させる。 - 特許庁

In one error diffusion arithmetic circuit 901, the value of an error from an output value in quantizing the concerned pixel to be operated first is outputted to the other error diffusion arithmetic circuit 902 within the same clock timing.例文帳に追加

一方の誤差拡散演算回路９０１では、先に演算されるべき注目画素が量子化された際の出力値との誤差の値を、同じクロックタイミング内で別の誤差拡散演算回路９０２に出力する。 - 特許庁

An SOF counter 21 and a TEL frame counter 22 respectively count frame synchronizing signals of an SOF and a 2nd (TEL sid) CODEC 4, a comparator arithmetic unit 23 conducts comparison arithmetic operations, and a frequency selector 28 receiving the result of the comparison arithmetic operation selects a drive speed (clock) of a 1st (PC side) CODEC 3.例文帳に追加

ＳＯＦと第２（ＴＥＬ側）ＣＯＤＥＣ４のフレーム同期信号を夫々ＳＯＦカウンタ２１およびＴＥＬフレームカウンタ２２によりカウントし、比較演算器２３により比較演算を行い、その結果に基づき周波数セレクタ２８により第１（ＰＣ側）ＣＯＤＥＣ３の駆動スピード（クロック）を切り替える。 - 特許庁

A system controller 8 of the scanning laser microscope device outputs an A/D conversion clock (a) to an A/D converter 12 of the photometric apparatus 7 and outputs a pixel clock (p) to an arithmetic unit 13 of the photometric apparatus 7.例文帳に追加

走査型レーザ顕微鏡装置のシステムコントローラ８はＡ／Ｄ変換クロックａを測光装置７のＡ／Ｄ変換器１２に出力し、画素クロックｐを同じく測光装置７の演算装置１３に出力する。 - 特許庁

A differential circuit 17 performs arithmetic processing from the write address and the read address synchronized with the write clock and obtains the data stored inside the memory and a register 18 holds them by the write clock and outputs storage amount data.例文帳に追加

差分回路１７は書込アドレスと書込クロックに同期させた読出アドレスとから演算処理してメモリ内に蓄積されたデータを求め、それをレジスタ１８が書込クロックで保持して蓄積量データを出力する。 - 特許庁

When the instruction is the positioning instruction, a clock part 15 connected to the operation command arithmetic part generates an operation command per unit time.例文帳に追加

命令が位置決め命令であった場合、動作指令演算部１４に接続されているクロック部１５により、単位時間あたりの動作指令が生成される。 - 特許庁

Accordingly, the propagation path of carries can be shortened even if a data length of arithmetic data is lengthened, and the operation clock frequency in the encryption circuit can be increased.例文帳に追加

したがって、演算データのデータ長が長くなってもキャリーの伝播経路を短くでき、暗号回路の動作クロック周波数を高くすることが可能となる。 - 特許庁

To reduce the arithmetic processing time for correcting the clock frequency deviation between a transmitter and receiver and the phase deviation due to the frequency error remaining in a synchronizer.例文帳に追加

送受信機間でのクロック周波数ずれと、同期部で残留した周波数誤差に起因する位相ずれと、に対する補正演算処理時間を短縮する。 - 特許庁

The signal processing circuit part is constituted to include a clock generator 18, a selection circuit 19, a charge amplifier 20, an AD converter 21, and an arithmetic unit 30.例文帳に追加

信号処理回路部は、クロック発生器１８、選択回路１９、電荷増幅器２０、ＡＤ変換器２１、及び演算装置３０を含んで構成されている。 - 特許庁

A control oscillation section 12 has a frequency divider 18, a cycle measuring circuit 20, a moving average value arithmetic circuit 22, and an output clock generating circuit 24.例文帳に追加

制御発振部１２は、分周器１８と周期測定回路２０と移動平均値演算回路２２と出力クロック発生回路２４とを有している。 - 特許庁

A system control circuit 114 controls an arithmetic operation circuit 105 through a clock control circuit 113 according to the detection results of the circuits 110 and 112.例文帳に追加

システム制御回路１１４は、回路１１０，１１２の検出結果に従い、クロック制御回路１１３を介して演算処理回路１０５を制御する。 - 特許庁

Before the transfer of data is performed between a microcomputer 11 and a flash ROM 21, the optimization processing of a clock signal is performed, and while the cycle of the clock signal generated by a clock generation part 13 is reduced (the frequency is increased), verification is repeatedly executed by an arithmetic processing part 12.例文帳に追加

マイコン１１とフラッシュＲＯＭ２１との間でデータの授受を行う前に、クロック信号の最適化処理を行い、演算処理部１２により、クロック生成部１３で生成されるクロック信号の周期を縮小（周波数を高く）しながら、ベリファイを繰り返し実行する。 - 特許庁

The switching power supply includes a microcomputer 1 as an arithmetic processing unit operating on a clock and is configured to operate with a clock frequency of the microcomputer 1 as a switching frequency and to vary a switching frequency by varying only an oscillating frequency of the clock frequency.例文帳に追加

本発明のスイッチング電源は、クロックに従って動作する演算処理部としてのマイコン１を有し、このマイコン１のクロック周波数をスイッチング周波数として動作し、クロック周波数の発振周波数のみを可変させることでスイッチング周波数を可変させるよう構成したものである。 - 特許庁

In an image processing arithmetic circuits 10 to 14, the resolution and gradation of inputted image data D are changed by prescribed arithmetic processing and a delay circuit 4 generates a plurality of delay signals having different delay time periods delayed by a time interval in a clock period from a reference clock signal CLK.例文帳に追加

画像処理演算回路１０〜１４において、入力される画像データＤの解像度及び階調が、所定の演算処理により変更され、遅延回路４により、基準クロック信号ＣＬＫから、クロック周期内の時間間隔で遅延された遅延時間の異なる複数の遅延信号が生成される。 - 特許庁