「clock arithmetic」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The error diffusion arithmetic circuits 901 and 902 are provided with error FIFOs 922 and 932 for holding the value of said error and in order to use the value for error diffusion processing in the next clock timing, said error diffusion processing to the plurality of continuous pixels is simultaneously performed in parallel.例文帳に追加

これら誤差拡散演算回路９０１，９０２には、それぞれ上記の誤差の値を保持する誤差ＦＩＦＯ９２２，９３２を備え、次のクロックタイミングにおける誤差拡散処理で用いるため、連続する複数の画素に対する前記誤差拡散処理を同時並列処理可能にする。 - 特許庁

A branch prediction device 1 determines whether or not instruction strings to be calculated by an arithmetic unit 7 are looped, and when the instruction strings are looped, stops supply of clock to the branch history table 14, and predicts the branch based on a result obtained by retrieving the first correspondence information of the single loop entry 13.例文帳に追加

分岐予測装置１は、演算器７で演算される命令列がループしているか否かを判断し、命令列がループしている場合には、ブランチヒストリテーブル１４へのクロックの供給を停止し、シングルループエントリ１３の第１の対応情報を検索した結果に基づいて分岐予測を行う。 - 特許庁

The selecting part 123 estimates power consumption required for detecting the target frames, based on the start time calculated by the first and second timer count arithmetic parts 121 and 122, and selects the start time capable of reducing the power consumption, and controls operation clock and power supply in battery saving, based on the selected start time.例文帳に追加

選択部１２３は、第１及び第２のタイマーカウント演算部１２１，１２２の演算した起動時間に対して、目的とするフレームを検知するに要する消費電力を推定し、この消費電力の少ない起動時間を選択し、選択された起動時間に基づき、バッテリーセービングにおける動作クロック、電力供給を制御する。 - 特許庁

Based on time stamp information showing a transmission time included in the received packet, a fluctuation time arithmetic part 110 calculates relative delayed fluctuation to a reference packet, and a smoothing part 111 smoothes a calculated signal to extract a delayed fluctuation component caused by the error of the operation clock between transmission and reception terminals.例文帳に追加

受信パケットに含まれる、送信時刻を示すタイムスタンプ情報に基づき、ゆらぎ時間演算部１１０が、基準パケットに対する相対遅延ゆらぎを算出し、算出された信号を平滑化部１１１で平滑し、送受信端末間の動作クロックの誤差に起因する遅延ゆらぎ成分を抽出する。 - 特許庁

To fix an interpolation arithmetic output value on a specific parameter gradient value is detected and throughout the detection period when parameters of pixels for drawing an arbitrary body as three-dimensional video are linearly interpolated and to reduce the power consumption needed to charge and discharge a clock wire.例文帳に追加

任意の物体を３次元映像で描画するための画素のパラメータを線形補間する場合に、特定のパラメータ傾き値を検出された場合及びその検出期間中、その補間演算出力値を固定できるようにすると共に、クロック配線の充電放電に伴う電力消費を低減できるようにする。 - 特許庁

The preprocessing utilizes synchronization of the common system clock, synchronization of channel decoding according to a different channel protocol matching the interfaces of the different types, and synchronization to form a sample word which is stored in an intermediate storage device for supplying the sample word to central arithmetic processing from a PCM bit stream.例文帳に追加

このプリプロセスは、共通のシステムクロックに対する同期、異なるタイプのインタフェースに符合する異なるチャネルプロトコルに従うチャネルデコードに対する同期、及び該ＰＣＭビットストリームから、これよりサンプルワードが中央演算処理に供給される中間的な記憶装置に記憶されるサンプルワードを形成するように同期を利用する。 - 特許庁

A clock reproducing apparatus applies over-sampling to a detection signal to acquire a symbol value, discriminates whether or not each symbol value is the same as a preceding symbol value, stores them to a buffer memory, and detects the symbol timing on the basis of the sampling timing corresponding to the address of the buffer memory and an arithmetic value stored in the buffer.例文帳に追加

クロック再生装置において、検波信号をオーバーサンプリングしてシンボル値を取得し、各シンボル値が、１つ前のシンボル値と同一か否かを判断するとともに、これらをバッファメモリに記憶しておき、前記バッファメモリ位置に対応する前記サンプリングタイミング及び前記バッファに蓄積された演算値に基づき、シンボルタイミングを検出する。 - 特許庁

The device consists of a buffer 20 which outputs clock signals inputted from a PC 12, a band pass filter circuit 22 which is composed of R, L and C elements, a rectifying circuit 24 which coverts selected signals into d.c., a comparator 26 which outputs the signals converted into d.c. to a timing controller 16 and executes resetting, and a logical arithmetic element 28.例文帳に追加

ＰＣ１２から入力されたクロック信号を出力するバッファ２０と、Ｒ、Ｌ、Ｃの各素子で構成するバンドパスフィルタ回路２２と、この選択された信号を直流に変換する整流回路２４と、直流に変換された信号をタイミングコントローラ１６に出力してリセットを行うコンパレータ２６、論理演算素子２８とよりなるものである。 - 特許庁

The reconfigurable arithmetic operation circuit is equipped with a reconfigurable logic circuit 1 including a plurality of PEs 11, a reconfiguration data memory 2, a clock generating section 3, a scheduler 4, and a reconfigurable order circuit 5, wherein the reconfigurable order circuit 5 includes an order circuit 52 and a reconfiguration data memory 51 for the order circuit, and each of the PEs 11 includes a combination circuit 111 and a register 112.例文帳に追加

再構成可能な演算処理回路において、複数のＰＥ１１を備える再構成可能論理回路１と、再構成データメモリ２と、クロック生成部３と、スケジューラ４と、再構成可能順序回路５とを備え、再構成可能順序回路５が順序回路５２と順序回路用再構成データメモリ５１を備え、ＰＥ１１が組合せ回路１１１とレジスタ１１２とを備える。 - 特許庁

Then an effectiveness discrimination circuit 25 allows a multiplexer 26 to select period data D1 of the period counter 4 and to quickly output a multiplied clock signal fm just after frequency multiplication is started and thereafter switches the multiplexer 26 to select period data D1' as an object of the frequency multiplication arithmetic processing after a lapse of a time when the period data D1' counted by the period counter 24 are effective.例文帳に追加

そして、有効判定回路２５は、周波数逓倍動作を開始した直後はマルチプレクサ２６により周期カウンタ４側の周期データＤ１を選択して逓倍クロック信号ｆｍを迅速に出力し、それ以降、周期カウンタ２４によってカウントされた周期データＤ１’が有効になる時間が経過すると、当該周期データＤ１’を選択するようにマルチプレクサ２６を切替えて周波数逓倍演算処理の対象とする。 - 特許庁