「clock arithmetic」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Especially the occupation ratio of an idle state, i.e., an operation margin, in the arithmetic processing of the DSP 4 is estimated and the clock frequency is controlled based on the operation margin.例文帳に追加

特に、ＤＳＰ４での演算処理におけるアイドル状態の占有率すなわち演算マージンを推定し、その演算マージンに基づいてクロック周波数を制御する。 - 特許庁

Before normal arithmetic processing of the microprocessor, duty cycle correction process for adjusting the duty cycle of a clock signal inside the microprocessor is performed (S120-S140).例文帳に追加

マイクロプロセッサによる通常の演算処理に先立ち、マイクロプロセッサ内部のクロック信号のデューティサイクルを調節するデューティサイクル補正処理を実行する（Ｓ１２０〜Ｓ１４０）。 - 特許庁

To reduce a chip area, and to simplify circuit layout in a semiconductor integrated circuit device for operating arithmetic processing by inputting a serial clock and data from the outside.例文帳に追加

外部からシリアルクロックおよびデータを入力して演算処理する半導体集積回路装置において、チップ面積の低減し、回路レイアウトを容易にすることを目的とする。 - 特許庁

A value to be inputted by each FF circuit is decided by the logical arithmetic operation of at most two logical values so that this can be applied to the high frequency of a clock signal CLK.例文帳に追加

各ＦＦ回路の入力する値はせいぜい２つの論理値の論理演算で決定されるため、クロック信号ＣＬＫの高周波数化にも適用できる。 - 特許庁

The periodical task (a) and the periodical task (b) communicate with a clock monitoring circuit 22 via the clock monitoring signal line 24 or communicate with an arithmetic monitoring circuit 23 via an arithmetic monitoring signal line 25 by monitoring the number of times of execution per predetermined time each other and determining abnormality in the case where the number of times of execution becomes more or less than a normal range.例文帳に追加

周期タスクａおよび周期タスクｂは、相互に所定時間あたりの実行回数を監視し、実行回数が正常範囲よりも多くなるか少なくなる場合、異常と判断し、クロック監視用信号線２４を経由してクロック監視回路２２に通信するか、または、演算監視用信号線２５を経由して演算監視回路２３に通信する。 - 特許庁

In the clock signal output circuit 11, data obtained by counting periods of a reference clock signal PREF by a ring oscillator 1 and a period counter 5 are stored in a storage memory 12, and a divider 7 and a system clock generation part 9 perform, through a selector 13, arithmetic processing based on the data stored in the storage memory 12 to generate and output the multiplied clock signal.例文帳に追加

記憶用メモリ１２に、基準クロック信号ＰＲＥＦの周期をリングオシレータ１及び周期カウンタ５によりカウントしたデータを記憶させ、クロック信号出力回路１１は、セレクタ１３を介すことで、除算器７及びシステムクロック生成部９が記憶用メモリ１２に記憶させたデータに基づいて演算処理を行い、逓倍クロック信号を生成して出力する。 - 特許庁

In a high rate transmission of Xbps, an error correction code series of code length of n symbols is input to a syndrome arithmetic circuit 1 of an input clock frequency fMHz, and with b bits symbols in parallel of P symbols and then calculates the syndrome by n/P clock.例文帳に追加

Ｘｂｐｓの高速伝送において、符号長ｎシンボルの誤り訂正符号系列を、入力クロック周波数ｆＭＨｚでｂビットのシンボルをＰシンボル並列にシンドローム演算回路１に入力し、ｎ／Ｐクロックでシンドロームを計算する。 - 特許庁

To provide a field device that executes arithmetic processing and communicates with an external device when connected to a transmission line for supplying power, and that needs only one configuration for low power consumption and for high-speed arithmetic processing by varying an operating clock frequency with respect to a current supplied from the transmission line and to the arithmetic processing.例文帳に追加

電力を供給する伝送線路に接続され、演算処理を実行し外部機器と通信を行うフィールド機器において、伝送線路から供給される電流と演算処理に対する動作クロック周波数を可変して、低消費電力用または高速演算処理用を１種類の構成で実現するフィールド機器を提供すること。 - 特許庁

A CPU 1 capable of parallel arithmetic processing by using plural executing parts (EX0-EX3) by decoding read instructions stops the operation clock signal of any executing part in a non-operational state, and inhibits any data input or output when the number of arithmetic processing to be executed in parallel is smaller than the number of executing parts at the time of operating the parallel arithmetic processing.例文帳に追加

読み込んだ命令を解読し複数の実行部（ＥＸ０〜ＥＸ３）を用いて並列演算処理可能なＣＰＵ（１）は、並列演算処理を行なう場合に、実行部の数より、並列実行すべき演算処理が少ないとき、動作しない実行部の動作クロック信号を停止すると共にデータ入出力などを禁止する。 - 特許庁

To execute memory saving and low power consumption in a reproducing device for decoding a music bit stream encoded by frame units by using a clock synchronization type arithmetic part.例文帳に追加

フレーム単位で符号化した音楽ビットストリームに対して、クロック同期式の演算部を用いて符号化データを復号する再生装置において、省メモリ化と低消費電力化を図ること。 - 特許庁

When the signal level continues for the prescribed time or over, the first arithmetic section outputs an output signal with a signal level consecutive for a prescribed time or over synchronously with the clock signal.例文帳に追加

所定の時間以上信号レベルが持続するとき、第１演算部は、所定の時間以上持続する信号レベルを有する出力信号をクロック信号に同期して出力する。 - 特許庁

The arithmetic circuit 3 inputs the data fetching signals Sdt and count value reading signals Sky output from the upcounter 1, performs subtraction processing and outputs clock number count values.例文帳に追加

演算回路３は、データ取り込み信号Ｓｄｔとアップカウンタ１から出力されるカウント値読み出し信号Ｓｋｙとを入力し、減算処理してクロック数カウント値を出力する。 - 特許庁

With processing error generated, there may be such a case that the cycle of a sampling clock as input timing of a data block is operated on the basis of the time of a time stamp and a difference between this arithmetic output and a preset sampling clock cycle exceeds an allowable range, for example.例文帳に追加

処理エラーとしては、例えば、タイムスタンプの時刻に基づいて、データブロックの入力タイミングであるサンプリングクロックの周期を演算し、この演算出力と、あらかじめ設定されたサンプリングクロック周期との差が許容範囲を超えたときなどがある。 - 特許庁

To minimize an effect of a source clock frequency on fluctuation immunity by decreasing a converging time of a regenerated source clock under the limit of a scale or an operating speed of an arithmetic circuit and enhancing the frequency stability after the convergence.例文帳に追加

演算回路規模あるいは演算回路の動作速度の制限下で、再生ソースクロックの収束時間を短縮でき、かつ収束後の周波数安定度を高めることができ、ソースクロック周波数がゆらぎ耐性に与える影響を最小限に抑えること。 - 特許庁

The apparatus includes integrally an acceleration sensor module 22 which measures acceleration given to the measuring object; a clock part 24; and an arithmetic device 28 which has a data processing means 38 for performing prescribed signal processing, based on outputs of the acceleration sensor module 22 and the clock part 24.例文帳に追加

測定対象物に加わる加速度を測定する加速度センサモジュール２２と、時計部２４と、加速度センサモジュール２２及び時計部２４の出力に基づいて所定の信号処理を行うデータ処理手段３８を有する演算装置２８を一体的に備える。 - 特許庁

The generation circuit 2 inputs the clock signals CLK and wind gate signals Swg, generates data fetching signals Sdt delayed by time longer than variation periods of count values from edges of the clock signals CLK to output the signals to the arithmetic circuit 3.例文帳に追加

生成回路２は、クロック信号ＣＬＫとウインドゲート信号Ｓｗｇとを入力し、クロック信号ＣＬＫのエッジからカウント値の変化期間よりも長い時間遅延させたデータ取り込み信号Ｓｄｔを生成して、その信号を演算回路３に出力する。 - 特許庁

A control unit 1a updates phase information indicating an arithmetic request signal CRQ and a phase of an interpolation sample to be generated synchronously with a main clock ϕm of a double frequency as high as an input sampling frequency f1 and when the phase information satisfies predetermined conditions, generates an arithmetic command signal.例文帳に追加

制御部１ａは、入力サンプリング周波数ｆ１の２倍の周波数のメインクロックφｍに同期し、演算要求信号ＣＲＱと発生すべき補間サンプルの位相を示す位相情報を更新し、位相情報が所定の条件を満たしたとき、演算指令信号を発生する。 - 特許庁

The multiplied clock signal output circuit 1 is provided with a count value averaging circuit 3, which averages results of counts by a plurality of number of times by a counter for counting a period of a reference clock signal PREF within a control period, and a digital control oscillation circuit 2 applies arithmetic processing to averaged data DTAVE to produce the multiplied clock signal.例文帳に追加

逓倍クロック信号出力回路１にカウンタ・数値平均化回路３を備え、基準クロック信号ＰＲＥＦの周期をカウントするカウンタによる複数回のカウント結果を制御周期内で平均化し、デジタル制御発振回路２は、その平均化されたデータＤＴＡＶＥを演算処理して逓倍クロック信号ＰＯＵＴを生成する。 - 特許庁

An arithmetic circuit 23 executes the AND operation of the output signal 115 of an inverter(INV) 15 and outputs a second clock signal 117 of a duty different from that of a first clock signal 116 outputted from a buffer circuit 19.例文帳に追加

演算回路２３は、遅延回路２１の出力信号１１１ａと、インバータ（ＩＮＶ）１５の出力信号１１５の論理積演算を行い、バッファ回路１９から出力される第１のクロック信号１１６とデューティの異なる第２のクロック信号１１７を出力する。 - 特許庁

This information processor is provided with: a storage part for storing an application program acquired from the outside; a temporary storage part in which the application program read from the storage part is developed; a clock part for clocking a time; and an arithmetic processing part.例文帳に追加

外部から取得したアプリケーションプログラムを保存する記憶部と、この記憶部から読み出されたアプリケーションプログラムが展開される一時記憶部と、時刻を計時する時計部と、演算処理部を備える。 - 特許庁

A phase comparison reference clock generation circuit 13 generates N (four) reference clocks C1/C2/C3/C4 from the frequency-divided clocks A4(-1)/A1(0)/etc./A1(+1) according to prescribed combinations and an arithmetic rule.例文帳に追加

位相比較基準クロック生成回路１３は、分周クロックＡ４（−１）／Ａ１（０）／・・・／Ａ１（＋１）から所定の組み合わせと演算規則に従いＮ個（４個）の基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成する。 - 特許庁

To achieve a data processing system which avoids the competition of asynchronous access to a storage part without using the clock signal of an arithmetic control part, and surely read decided data.例文帳に追加

演算制御部のクロック信号を使用せずに記憶部に対する非同期アクセスの競合を回避することができると共に確定したデータを確実に読み込みことが可能なデータ処理システムを実現する。 - 特許庁

A counter part 12 counts the phase difference signal by clock signal and supplies the data corresponding to the phase difference to the next step through a numerical arithmetic part 13 as the address signal of a sin-cos table 14.例文帳に追加

計数部１２は、この位相差信号をクロック信号でカウント、この位相差に対応するデータを数値演算部１３を介して、次にｓｉｎ−ｃｏｓテーブル１４のアドレス信号として供給する。 - 特許庁

A calculation section 30 calculates a setting value of the error rate set by the user to obtain the number of clocks to attach the error to the data with intervals of a prescribed clock and an error at the arithmetic operation.例文帳に追加

計算部３０は、ユーザにより設定されたエラーレートの設定値に対して演算を行い、データに対して一定のクロック間隔でエラーを付加するためのクロック数及び演算時の誤差を求める。 - 特許庁

At this time, set values of repetition units of a frequency-divided waveform for a reference clock are switched corresponding to horizontal positions and frequency division outputs of different timing are put together by using the inverted clock of the reference clock to perform more detailed expansion and compression while the temporary storage device such as a memory and circuit constitution for arithmetic processing are reduced.例文帳に追加

このときに基準クロックに対する分周波形の繰り返し単位の設定値を水平位置に対応して切替えるとともに、基準クロックの反転クロックを用いて異なるタイミングの分周出力を合成することで、より決めの細かい伸縮を行うことをメモリ等の一時記憶装置や演算処理する回路構成を削減した構成で実現できる。 - 特許庁

A control unit comprises a conventional clock, a data memory, an arithmetic unit, an operation mode input unit to the arithmetic unit, an output unit to an air conditioner unit and a display unit, and is further provided with a data table and an input unit to the data table so that various power usage patterns using a timer can be developed.例文帳に追加

前記制御ユニットが、従来のクロックと、データメモリーと、演算部と、前記演算部への運転モード入力部と、前記空気調和ユニットへの出力部と、表示部とに加え、データ表と、前記データ表への入力部と、から構成されたため、タイマーを用いたさまざまな電力使用パターンの展開が可能となる。 - 特許庁

A control section of the mobile terminal 10 executes arithmetic operations on the basis of the entered UIM lock release code and information required for UIM lock release, and when the mobile terminal 10 determines that the arithmetic result satisfies a specified condition, the mobile terminal 10 transmits a UIM clock release request message to the communication control apparatus 40 (T1).例文帳に追加

移動端末１０の制御部は、入力されたＵＩＭロック解除コード及びＵＩＭロック解除に必要な情報を基に演算を実行し、その演算結果が特定の条件を満たすと判定された場合、移動端末１０は、通信制御装置４０にＵＩＭロック解除要求メッセージを送信する（Ｔ１）。 - 特許庁

Since one of the plural tristage buffers 1a, 1b and 1c is arbitrarily selected and the delay time of the delay clock is adjusted, the one-shot pulse of the timing optimum for performing the arithmetic operation in the computing element 3d is generated.例文帳に追加

複数のトライステートバッファ１ａ，１ｂ，１ｃのいずれかを任意に選択して遅延クロックの遅延時間の調整を行うため、演算器３ｄで演算を行うのに最適なタイミングのワンショットパルスを生成できる。 - 特許庁

To provide a clock signal control unit capable of suppressing an electromagnetic wave emitted from electronic equipment and preventing an arithmetic processing speed in the electronic equipment or an operating speed of the electronic equipment from lowering unnecessarily.例文帳に追加

電子機器から放射される電磁波を抑制すると共に，該電子機器における演算処理速度や電子機器の動作速度の不要な低下を防止することができるクロック信号制御装置を提供すること。 - 特許庁

To provide a jitter attenuator capable of generating a reference clock wherein the effect of input jitter is suppressed without the need for mount of an arithmetic processing circuit for performing statistic processing such as moving average.例文帳に追加

移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された基準クロックを生成することができるジッタアッテネータを得ることを目的とする。 - 特許庁

Thus, without providing any dedicated signal line for watchdog monitoring as the prior arts, abnormality in the main microcomputer 11, the clock monitoring signal line 24 or the arithmetic monitoring signal line 25 can be detected.例文帳に追加

これにより、従来のようにウォッチドッグ監視用の専用信号線を設けることなく、メインマイコン１１またはクロック監視用信号線２４または演算監視用信号線２５の異常を検出することができる。 - 特許庁

A multiplexer 108 uses the pixel division count value from a pixel division counter 110 and the clock signal VCK multiplied by the multiplier 109 to apply time division multiplex processing to the R, G, B signals from the arithmetic section 107.例文帳に追加

マルチプレクサ１０８は、画素分割カウンタ１１０からの画素分割カウント値、および、逓倍器１０９により逓倍されたクロック信号ＶＣＫを用いて、演算部１０７からのＲ、Ｇ、Ｂ信号を時分割多重する。 - 特許庁

This modeling apparatus comprises: a speech input section 1; a speech conversion section 2; a speaker recognition section 3; a speaker data base (DB) 4; a meaning recognition section 5; a meaning DB 6; a clock section 7; a coordinate processing section 8; and a function arithmetic section 9.例文帳に追加

本発明のモデリング装置は、音声入力部１、音線変換部２、発言者認識部３、発言者ＤＢ４、意味認識部５、意味ＤＢ６、時計部７、座標化処理部８、および関数演算部９からなる。 - 特許庁

To solve the problem that the high speed process and the circuit integration are difficult due to the long time required for the arithmetic operation at one step unit (1 clock unit) for a viterbi decoding, etc., since the serial process is conventionally made to a serially inputted reproduction signal.例文帳に追加

従来は、シリアルに入力される再生信号に対して、シリアルに処理しているため、ビタビ復号などは１ステップ単位（１クロック単位）での演算に時間がかかるため、高速処理及び集積回路化が困難である。 - 特許庁

Thereby, memory access when data is read out to a modulation circuit 200 from the memory 101 and memory access when the error correction code is written in the memory from the PI arithmetic circuit can be omitted, and a dynamic clock of the memory can be reduced.例文帳に追加

これにより、メモリ１０１から変調回路２００にデータを読み出す際のメモリアクセスと、ＰＩ演算回路から誤り訂正符号をメモリに書き込む際のメモリアクセスを省略でき、メモリの動作クロックを低下させることができる。 - 特許庁

The awakening system 1 includes: an illumination part 2; a controller 4; an interface 5 for inputting a wakeup set time, etc.; an arithmetic part 6 for computing an illumination start time; a clock part 7; and a sensor 8 for detecting body motion.例文帳に追加

覚醒システム１は、照明部２と、制御部４と、起床設定時刻等を入力されるインタフェース部５と、照明開始時刻を算出する演算部６と、時計部７と、体動を検出するセンサ部８とを備えている。 - 特許庁

Each of a pair of error diffusion arithmetic circuits 901 and 902 captures a pair of pixels continued in the main scanning direction of image data as a unit in the same clock timing and applies prescribed error diffusion processing to a concerned pixel.例文帳に追加

一対の誤差拡散演算回路９０１，９０２は、それぞれ画像データの主走査方向に連続する一対の画素を単位として同じクロックタイミングで取り込み、注目画素に対する所定の誤差拡散処理をおこなう。 - 特許庁

The delayed signals B, C and D are inputted into a selecting circuit 14 together with the reference clock A, one of them is selected and inputted as a sampling pulse of a sampling circuit 6 according to a command from an arithmetic control device 1.例文帳に追加

これらの遅延信号Ｂ、Ｃ、Ｄは、基準クロックＡと共に選択回路１４に入力され、演算制御装置１からの指令により、これらの内の一つが選択されてサンプリング回路６のサンプリングパルスとして入力される。 - 特許庁

Each of the arithmetic processing circuits 2, 3 outputs data Da, Db to the other arithmetic processing circuits 3, 2 in synchronization with the clock signal CLK0 upon input of the time-up signals TUPa, TUPb, mutually collates data DATAa, DATAb and outputs alternate signals CMPa, CMPb indicating the collated results to a collation circuit 4.例文帳に追加

演算処理回路２，３は、それぞれ、この計時完了信号の入力を契機に、クロック信号ＣＬＫ０に同期してデータＤａ，Ｄｂを他方の演算処理回路３，２に出力して、データＤＡＴＡａ，ＤＡＴＡｂを互いに照合し、その照合結果を示す交番信号ＣＭＰａ，ＣＭＰｂを照合回路４に出力する。 - 特許庁

Then, when an error is occurred in the result of verification, an operating frequency is returned to an operating frequency (optimal frequency) just before the error is occurred, and a clock signal is generated, and the transfer operation of data between the microcomputer 11 and the flash ROM 21 is executed, and the other various processing operations are executed by the arithmetic processing part 12 on the basis of the clock signal.例文帳に追加

そして、ベリファイの結果にエラーが出た場合は、動作周波数をエラーが出る直前の動作周波数（最適周波数）に戻してクロック信号を生成し、当該クロック信号に基づいて、演算処理部１２が、マイコン１１とフラッシュＲＯＭ２１との間におけるデータの授受動作を実行したり、その他各種の処理動作を実行したりする。 - 特許庁

A microcomputer MC includes: a priority-based table Ta1 which stores a priority assigned to each task in association with an operation frequency; a time zone-based table Ta2 which stores a predetermined correction value for each time zone; a clock part 4 which clocks a current time; and a clock control part 1 which determines an operation frequency of an arithmetic processor 2.例文帳に追加

マイコンＭＣには、各タスクにそれぞれ割り当てられた優先度を動作周波数に対応付けて記憶した優先度別テーブルＴａ１と、所定の補正値が時間帯別に記憶された時間帯別テーブルＴａ２と、現在時刻を計時する時計部４と、演算処理装置２の動作周波数を決定するクロック制御部１とが設けられる。 - 特許庁

Each apparatus constituting a monitoring control system is provided, by a clock function comprising an arithmetic means for calculating an internal time TD by synthesizing a time signal synchronized with a reference time signal obtained from a reference clock 4 and an auxiliary time TA obtained by counting clock signals of a period of 1 mS, with the internal time by a unit of 1 mS in synchronism with the reference time signal TR.例文帳に追加

監視制御システムを構成する各装置に、基準時計４から得た基準時刻信号ＴＲと同期した時刻信号ＴＵと、１ｍＳ周期のクロック信号ＣＫをカウントして得た補助時刻ＴＡとを合成して内部時刻ＴＤを演算する演算手段から構成される時計機能により、前記基準時刻信号ＴＲに同期した１ｍＳ単位の内部時刻ＴＤを備えた監視制御システムを提供する。 - 特許庁

Then revising the setting value of the sampling point described in the program revises the setting state of the setting section 18 in response to the result of execution of the program by the arithmetic processing section 4 to control the phase of the sampling clock signal.例文帳に追加

そして、プログラムに記述されるサンプリングポイントの設定値を変更することにより、演算処理部４による当該プログラムの実行結果に応じて設定部１８の設定状態が変更されて、サンプリング用クロック信号の位相が制御される。 - 特許庁

The data input/arithmetic circuit 133 inputs 1st and 2nd data when the clock signal rises and falls, and sends out the 1st data out to one internal bus line and the 2nd data to the other internal bus line in response to an AC-converted signal.例文帳に追加

データ取込・演算回路１３３では、クロック信号の立ち上がりと立下りで各々第１・第２のデータを取り込み、交流化信号に基づき第１のデータを内部バスラインの一方に送出し、第２のデータを内部バスラインの他方に送出する。 - 特許庁

In the second half of the clock cycle, the condition flag arithmetic operation part 51 controls invalidation of a condition execution instruction by outputting the new condition flag value to any of gates 451 or 453 concerning the condition execution instruction.例文帳に追加

当該クロックサイクルの後半において、条件フラグ演算部５１は、当該新たな条件フラグ値をゲート４５１乃至４５３の何れか条件実行命令に係るゲートへ出力することにより当該条件実行命令の無効化を制御する。 - 特許庁