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combinational testとは 意味・読み方・使い方
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「combinational test」の部分一致の例文検索結果
該当件数 : 13件
Hereby, the combinational circuit part 4 can be operated individually by propagating an individual signal at the test time, relative to the same signal linking to the combinational circuit part 4 at the ordinary operation time.例文帳に追加
これにより、通常の操作時には組合せ回路部4に繋がる同一信号に対して、テスト時には個別信号を伝播させて組合せ回路部4を個別に動作させることができるようになる。 - 特許庁
To test one item of test data by one pattern when inputting test data at the testing of combinational circuits, to simplify the circuit configuration of a test circuit, and to shorten test time.例文帳に追加
組合わせ回路をテストする際のテストデータの入力に際し、1つのテストデータを1パターンでテストすることを可能とし、テスト回路の回路構成を簡略化し、かつテスト時間の短縮を可能にする。 - 特許庁
The test circuit 5 measures characteristics of the combinational logics 2, 4 themselves and detects failures therein as well as locating failures in the memory cells 3.例文帳に追加
このテスト回路5により、組み合わせ回路2,4自体の特性測定や故障検出して、且つメモリセル3の故障箇所を検出する。 - 特許庁
A test circuit 5 composed of through-gates and scan cells disposed near memory cells 3 sends output signals from a combinational logic 2 to a following combinational logic 4, without passing through the memory cells 3 or after collecting the signals.例文帳に追加
本発明は、スルーゲート及びスキャンセルにより構成されたテスト回路をメモリセルの近傍に配置し、組み合わせ回路2からの出力信号をメモリセル3を通過させずにスルー、或いは取りまとめて、後段の組み合わせ回路4に出力する。 - 特許庁
To provide a scanning test circuit capable of easily improving a failure detection rate of a combinational circuit, and reducing the pattern length, while suppressing increase of a test circuit scale.例文帳に追加
テスト回路規模の増大を抑えながら、組合せ回路の故障検出率を容易に向上させ、かつパタン長を削減することができるスキャンテスト回路を提供する。 - 特許庁
To provide a circuit and a method for scan test, wherein a circuit scale is reduced, as compared with that in a conventional inspection and the test time can be shortened when a combinational circuit is inspected by using the scan test.例文帳に追加
スキャンテストを用いて組み合わせ回路の検査を実行する場合において、従来の検査に比べて回路規模を縮小するとともに、テスト時間を短縮することができるスキャンテスト回路、およびスキャンテスト方法を提供することを目的とする。 - 特許庁
This method performs a scan test of an integrated circuit 1 provided with combinational circuits 10, 11, 12 and a flip-flop constituting a scan chain 20.例文帳に追加
組み合わせ回路10、11、12と、スキャンチェーン20を構成するフリップフロップと、を備える集積回路1のスキャンテストを行う方法である。 - 特許庁
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「combinational test」の部分一致の例文検索結果
該当件数 : 13件
The semiconductor integrated circuit comprises sequential circuits 1 to 3, combinational circuits 4, 5, a scan test circuit 6, a storage circuit 7, a BIST circuit 8, and a selection circuit 9.例文帳に追加
この発明は、順序回路1〜3と、組み合わせ回路4、5と、スキャンテスト回路6と、記憶回路7と、BIST回路8と、選択回路9とを備えている。 - 特許庁
To provide a verifying device for a logistic system which can easily conduct a combinational test of a high-order control system and a low-order execution system before the low-order execution system is completed.例文帳に追加
本発明は、上位制御系と下位実行系の結合試験を下位実行系の完成前に容易に実行することができる物流システムの検証装置を提供することを目的とする。 - 特許庁
A semiconductor integrated circuit includes an input side flip-flop 46; a combinational circuit 49, which is the multi-cycle path, having an input connected with the input-side flip-flop 46; an output-side flip-flop 48 connected to the output of the combinational circuit 49; and a delay test circuit 10.例文帳に追加
本発明による半導体集積回路は、入力側フリップフロップ46と、入力側フリップフロップ46に接続された入力を有する、マルチサイクルパスである組み合わせ回路49と、組み合わせ回路49の出力に接続された出力側フリップフロップ48と、ディレイテスト回路10とを具備する。 - 特許庁
When the test selection signal S2 for selecting a selection signal S1 for ordinary operation is inputted into the test selection circuit part 7, an ordinary signal at the ordinary operation time inputted from the combinational circuit part 2 is supplied to the data selection circuit part 3.例文帳に追加
また、通常動作用選択信号S1を選択するテスト用選択信号S2をテスト用選択回路部7へ入力すれば、組合せ回路部2から入力される通常動作時の通常信号がデータ選択回路部3へ供給される。 - 特許庁
Thereby, the inspection of the combinational circuit by using the scan test can be executed by reducing the circuit scale, as compared with that in the conventional inspection, the number of stages of a scan chain is reduced because the FFs are deleted, and the test time can be reduced.例文帳に追加
このことにより、スキャンテストを用いた組み合わせ回路の検査を、従来の検査に比べて回路規模を縮小して実行することができるとともに、FFが削除されることによりスキャンチェーンの段数が低減するためテスト時間を削減することができる。 - 特許庁
In the semiconductor operating speed guaranteeing circuit 10 provided in an LSI 13, an operating speed guaranteeing mode selector 11 sets a measuring mode and an operating speed guaranteeing state input circuit 12 generates input data to an input selector 13 to set operations of registers 5, 6 including a combinational circuit 4 in the LSI 3 to a most critical state by using a speed measuring special purpose test vector 1 and an LSI tester 2.例文帳に追加
LSI3に設けられた半導体動作速度保証回路10においては、速度測定専用テストベクタ1とLSIテスタ2を用いることにより、LSI3内の組み合わせ回路4を含むレジスタ5、6間の動作をもっともクリティカルな状態に設定するために、入力セレクタ13に対し、動作速度保証モード選択回路11が測定モードを設定し、動作速度保証状態入力回路12が入力データを生成する。 - 特許庁
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