critical path analysisとは 意味・読み方・使い方

PERFORMANCE MONITORING ARCHITECTURE ENHANCEMENT FOR CRITICAL PATH-BASED ANALYSIS例文帳に追加

クリティカルパスに基づく解析のための性能モニタリングアーキテクチャ強化 - 特許庁

The results of this analysis are decided (S105), processing is returned to an arrangement processing process 102 when there is a critical path, and the processing is shifted to the next improvement outline wiring process 106 when no critical path exists.例文帳に追加

この解析の結果を判定し（Ｓ１０５）、クリティカルパスがある場合には配置処理工程１０２に処理を戻し、クリティカルパスがない場合に処理を次の改良概略配線工程１０６に移行させる。 - 特許庁

Then, a mean delay distribution calculation part 503 calculates the mean delay distribution of the other paths other than the critical path among all paths in the analysis object circuit 300 based on the mean delay value of each critical path.例文帳に追加

そして、平均遅延分布算出部５０３により、各クリティカルパスの平均遅延値に基づいて、解析対象回路３００内の全パスのうちクリティカルパスを除く他のパスの平均遅延分布を算出する。 - 特許庁

The delay analysis device 500 accepts the input of the timing analysis result of an analysis object circuit 300, and a detection part 502 detects a critical path from the input timing analysis result.例文帳に追加

遅延解析装置５００は、解析対象回路３００のタイミング解析結果の入力を受け付け、検出部５０２により、入力されたタイミング解析結果からクリティカルパスを検出する。 - 特許庁

The delay analysis equipment 500 executes critical path detection process by a detection part 503 when a timing analysis result (a timing list 400) is input by an input part 501.例文帳に追加

遅延解析装置５００は、入力部５０１により、タイミング解析結果（タイミングリスト４００）が入力された場合、検出部５０３により、クリティカルパス検出処理を実行する。 - 特許庁

Necessary information is inputted (S101), all cells are automatically arranged (S102), the initial outline wiring for the entire net is carried out (S103), the delay time of each path is calculated in a delay analysis process 104, and a critical path violating the delay constraint value of each path.例文帳に追加

必要な情報を入力し（Ｓ１０１）、全セルの自動配置を行い（Ｓ１０２）、全ネットの初期概略配線を実行し（Ｓ１０３）、遅延解析工程１０４で各パスの遅延時間を計算し、各パスの遅延制約値を違反するクリティカルパスを抽出する。 - 特許庁

Static timing analysis 7 uses delay models 3 prepared by the function blocks and wiring RC information 6 to extract the critical path at chip level by the CAD tool.例文帳に追加

スタティックタイミング解析７は機能ブロック単位に作成された遅延モデル３と配線ＲＣ情報６を使用し、ＣＡＤツールにてチップレベルでのクリティカルパスを抽出する。 - 特許庁