A driver transistor 35 for supplying the data write current to a write digit line WDL is disposed along its gate lengthwise direction which is a same direction as the write digit line WDL.例文帳に追加

データ書込電流をライトディジット配線ＷＤＬへ供給するドライバトランジスタ３５は、そのゲート長方向がライトディジット線ＷＤＬと同じ方向に沿うように配置される。 - 特許庁

Also, the second driver unit of the selection memory block connects a corresponding digit line and second voltage and supplies a data write current.例文帳に追加

また、選択メモリブロックの第２のドライバユニットは対応するデジット線と第２の電圧とを接続してデータ書込電流を供給する。 - 特許庁

To provide a CMOS driver circuit capable of being manufactured by an inexpensive ordinary CMOS process and corresponding to a signed-digit number indicating less power consumption.例文帳に追加

廉価な通常のＣＭＯＳプロセスで製造でき且つ消費電力の少ないサインデジット数に対応するＣＭＯＳドライバ回路を提供する。 - 特許庁

The thin film magnetic memory device includes a plurality of driver units provided corresponding to respectively a plurality of digit lines and controlling connection between one end side and first voltage, and a first external pad connected to the other end side.例文帳に追加

薄膜磁性体記憶装置は、複数のデジット線にそれぞれ対応して設けられ、一端側と第１の電圧との間の接続を制御する複数のドライバユニットと、他端側と接続される第１の外部パッドとを含む。 - 特許庁

A plurality of first and second driver units provided corresponding respectively to one ends and the other ends of a plurality of digit lines included in each memory block are arranged for each memory block divided into N pieces of first stage to Nth stage.例文帳に追加

第１段〜第Ｎ段のＮ個の分割されたメモリブロック毎に、各メモリブロックに含まれる複数のデジット線の一端および他端にそれぞれ対応して設けられる複数の第１および第２のドライバユニットを配置する。 - 特許庁

In DL drivers 6, 7 of MRAM of the semiconductor storage device, a transistor 20 corresponding to a selected digit line group DLG is conducted, and then parallelly-connected four transistors 24.1-24.4 in a sub DL driver 21 corresponding to a selected digit line DL are sequentially conducted to pass magnetization current IDL.例文帳に追加

このＭＲＡＭのＤＬドライバ６，７では、選択されたディジット線グループＤＬＧに対応するトランジスタ２０を導通させた後、選択されたディジット線ＤＬに対応するサブＤＬドライバ２１の並列接続された４つのトランジスタ２４．１〜２４．４を順次導通させて磁化電流ＩＤＬを流す。 - 特許庁

With such a layout, a chip area is reduced by avoiding an enlargement of a layout pitch of the memory cell depending on a dimension of the driver transistor, and also the operation reliability can be enhanced by avoiding an increase in a local current density on the write digit line WDL.例文帳に追加

このような配置とすることにより、ドライバトランジスタの寸法に依存したメモリセルの配置ピッチの拡大を回避してチップ面積を小型化するとともに、ライトディジット線ＷＤＬ上での局部的な電流密度の増大を回避して動作信頼性を向上できる。 - 特許庁

In this SRAM circuit, the memory cell is composed of a pair of driver transistor NMOS 1, NMOS 2 and a pair of access transistor PMOS 1, PMOS 2, and n (n is integer of ≥2) pieces of memory cells MC1-MCn are cascade-connected to one pair of digit lines D, /D.例文帳に追加

一対のドライバトランジスタＮＭＯＳ１，ＮＭＯＳ２と、一対のアクセストランジスタＰＭＯＳ１，ＰＭＯＳ２でメモリセルが構成され、ｎ個（ｎは２以上の整数）のメモリセルＭＣ１〜ＭＣｎが１つのデジット線対Ｄ，／Ｄに縦続接続のＳＲＡＭ回路で、メモリセルの選択時にメモリセルに流れる電流Ｉｏｎと、メモリセルが非選択のときにメモリセルに流れる電流Ｉｏｆｆと、メモリセルの個数ｎとの間に、（１）式を満たす関係が存在する。 - 特許庁