latency phaseとは 意味・読み方・使い方

In the clock timing adjusting method, each latency of the plurality of clock domains is extracted to determine the phase of a clock to be supplied to each clock domain among the plurality of clocks generated by the clock generating part on the basis of each extracted latency, and the number of clock buffers for adjusting a latency difference in the plurality of clock domains that can not be adjusted by a determined clock is determined.例文帳に追加

クロックタイミング調整方法では、複数のクロックドメインの各レイテンシを抽出し、抽出した各レイテンシに基づいて、クロック生成部で生成される複数のクロックの内、各クロックドメインに供給するクロックの位相を決定し、決定されたクロックでは調整できない、複数のクロックドメインのレイテンシ差を調整するためのクロックバッファの数を決定する。 - 特許庁

The data latency of the system is also improved by making the phase compensation quantity of the TDLL variable and making delay between the CTM/CFM of a chip end zero.例文帳に追加

また、ＴＤＬＬの位相補償量を可変とし、チップ端のＣＴＭ／ＣＦＭ間の遅延をゼロとすることにより、システムのデータレイテンシーを改善する。 - 特許庁

To provide a variable latency circuit capable of preventing phase shift of a clock when an operation frequency is high and reducing circuit delay when the operation frequency is low.例文帳に追加

動作周波数が高いときにはクロックの位相ずれを防止することができ、動作周波数が低いときには回路遅延を低減することができる可変レイテンシ回路を提供する。 - 特許庁

To accurately and easily make phase delay 90° between a CFM and transmission data, to improve the data latency of a system and to further allow the same controller to easily deal with both a master and a slave.例文帳に追加

ＣＦＭと送信データの間の位相遅延を正確且つ容易に９０度とすること、システムのデータレイテンシーを改善すること、更に、同一コントローラでマスターとスレーブの両方に容易に対応すること。 - 特許庁

The latency control signal generating circuit 45 responds to a second clock leading by a prescribed phase difference for the system clock, samples the delayed information signal during a first logic state section, delays a sampled signal, and generates a latency control signal deciding the generation point of output data.例文帳に追加

レイテンシ制御信号発生回路４５は、前記システムクロックに対して所定の位相差だけ先んじる第２クロックに応答し、前記遅延された読出し情報信号を前記第２クロックの第１論理状態区間中にサンプリングし、サンプリングされた信号を遅延させて出力データの発生時点を決定するレイテンシ制御信号を生じる。 - 特許庁

To provide a semiconductor memory device using a plurality of reference clocks with different frequencies, which ensures a preset latency for internal operation by dividing the plurality of reference clocks to have the same frequency and phase.例文帳に追加

互いに異なる周波数を有する複数の基準クロックを用いる半導体メモリ装置において、基準クロックを分周して周波数及び位相を等しくすることにより、半導体メモリ装置の内部動作が既設定のレイテンシを保障して実行できるようにすること。 - 特許庁