logical OR registerとは 意味・読み方・使い方

Offset values of an offset register in which logical addresses and offset registers are allotted at respective tasks, are changed so that a CPS, a CXS, and a CAS showing slots of the head positions of the respective logical addresses according to a lapse of a slot time or a frame head slot may not be changed.例文帳に追加

各タスク毎に論理アドレスとオフセットレジスタが割当てられ、オフセットレジスタの各オフセット値を、スロット時間の経過によっては各論理アドレスの先頭位置のスロットを示すＣＰＳ、ＣＸＳ、ＣＡＳ又はフレーム先頭スロットの位置が変わらないように変更する。 - 特許庁

Moreover, the logic circuit part 172 is constituted of 3-input OR gates (OR1, OR2,..., ORn) or the like and each OR gate performs an logical operation by selectively inputting outputs of the shift register part 171 by 3 pieces.例文帳に追加

ロジック回路部１７２は３入力オアゲート（ＯＲ１，ＯＲ２，・・・，ＯＲｎ）などで構成され，各々のオアゲートはシフトレジスタ部１７１の出力を選択的に３個ずつ入力して論理演算する。 - 特許庁

An output of the bit output line of the normal shift register 20 or 22 is selected from OR circuits 24, 26, 28, etc., outputting logical OR of both bit output lines of the shift registers 20 and 22.例文帳に追加

シフトレジスタ２０と２２の双方のビット出力線の論理和を出力するＯＲ回路２４、２６、２８等から、正常なシフトレジスタ２０または２２のビット出力線の出力が選択される。 - 特許庁

When a resister is used as shown in Fig.1(a) while implementing the register renaming scheme, a user (programmer and the like) issues a dedicated command (command to increase or decrease the number of unused virtual registers that can be allocated to a logical register), to be executed.例文帳に追加

レジスタ・リネーミング機構を実装すると共に、図１（ａ）に示すレジスタの使用状況の下で、ユーザ（プログラマ等）は、命令セットに導入した専用命令（論理レジスタに割り当てが可能な未使用の仮想レジスタの数を増加または減少させる命令）を発行し、実行させる。 - 特許庁

A decoder 17 decodes the branch condition generating instructions (ANDORP, ORANDP) and allows a logical operation circuit 18 to execute AND and OR operations using plural bits stored in the register 12 in the same instruction execution cycle and reflects the operation results to the register 12.例文帳に追加

デコーダ（１７）は分岐条件生成命令を解読し、論理演算回路（１８）にプレディケートレジスタの複数ビットを用いた論理積及び論理和演算を同じ命令実行サイクル中で実行させ、その演算演算結果をプレディケートレジスタに反映させる。 - 特許庁

The reception data selection section 16 receiving the discrimination timing signal 22 checks a bit of the parallel data outputted from the shift register 14 to detect bits where a plurality of number or over of same logical bits are consecutive.例文帳に追加

受信データ選択部16では、判断タイミング信号22が入力されると、シフトレジスタ14から出力されるパラレルデータのビットを調べ、同一の論理値のビットが所定数以上連続するビットを検出する。 - 特許庁

The control part 21 generates an internal selection signal ICS for selecting the register part 24 from the inputted signal group SIG in accordance with the set logical level ("0" or "1") of the control signal SEL.例文帳に追加

この制御部２１は、制御信号ＳＥＬの設定された論理レベル（「０」又は「１」）に応じて、入力された信号群ＳＩＧからレジスタ部２４を選択するための内部選択信号ＩＣＳを生成する。 - 特許庁

A receiving apparatus 1 which receives serial data, includes a sampler unit 10, an edge detection unit 20, a logical OR operation unit 31, a timing determining unit 40, a register unit 51, a selector unit 60, and a latch unit 70.例文帳に追加

受信装置１は、シリアルデータを受信する装置であって、サンプラ部１０、エッジ検出部２０、論理和演算部３１、タイミング決定部４０、レジスタ部５１、セレクタ部６０およびラッチ部７０を備える。 - 特許庁