logical equivalenceとは 意味・読み方・使い方

The logical equivalence verification system 10 is provided with a logical equivalence verification part 1, an RTL/gate level circuit description 2, an RTL/gate level circuit description 3, and a library 4.例文帳に追加

論理等価性検証システム１０には、論理等価性検証部１、ＲＴＬ／ゲートレベル回路記述２、ＲＴＬ／ゲートレベル回路記述３、及びライブラリ４が設けられている。 - 特許庁

To perform logical equivalence verification arbitrarily regardless of an insertion location of an insertion circuit.例文帳に追加

挿入回路の挿入場所によらず任意に論理等価性検証を実行可能にする。 - 特許庁

The logical equivalence verification system 10 arbitrarily performs the equivalence verification of logical functions, such as a system LSI and SoC, as a semiconductor integrated circuit regardless of the insertion location of the insertion circuit.例文帳に追加

論理等価性検証システム１０は、半導体集積回路としてのシステムＬＳＩやＳｏＣなどの論理機能の等価性検証を挿入回路の挿入場所によらず任意に実行する。 - 特許庁

The intelligent intersection search is used to locate logical intersections of equivalence sets within defined textual delimiters.発音を聞く 例文帳に追加

この知的交差探索は、定められたテキスト区切り文字の範囲内での等価集合間の論理交差を見つけるのに使われる。 - コンピューター用語辞典

To provide a logic synthesis method that can shorten the execution time and check time of logic resynthesis and logical equivalence reverification.例文帳に追加

再論理合成及び再論理等価検証の実行時間及び確認時間を短縮することが可能な論理合成方法等を提供する。 - 特許庁

To verify whether or not a part which should not be replaced is changed and to avoid being determined that a latch circuit, etc., not relating to logic is inconsistency in a re-order process when verifying a logical equivalence property of a net list after re-ordering in logical designing of a semiconductor integrated circuit.例文帳に追加

半導体集積回路の論理設計においてリオーダー後のネットリストの論理等価性検証を行うとき、リオーダーによって行われたスキャンフリップフロップ回路の置き換えが論理等価性不一致と判定され、誤ったエラー表示がなされる。 - 特許庁

To provide a method and a device for logic verification which can verify logical equivalence even when the number of input ports of a low-layer block and the logic of an input port are different.例文帳に追加

下位階層ブロックでの入力ポート数及び入力ポートにおける論理が異なっていても論理的等価性を検証できる論理検証方法及び装置を得ることである。 - 特許庁

A method for designing a semiconductor integrated circuit disposes a cutoff point at a specific point on a connection point of a flip-flop circuit constituting a scan chain after re-ordering, and prevents performing inconsistency determination by rejecting the cutoff point from verification targets when verifying the logical equivalence property.例文帳に追加

リオーダー後のスキャンチェーンを構成するフリップフロップ回路の接続点に論理等価性検証のための特定のポイントに切断点を設け、論理等価性検証を行うとき、この切断点を検証の対象から外す処理を行うことで、不一致判定が行われることを防ぐ。 - 特許庁