parity valueとは 意味・読み方・使い方

This rotate division may be performed by setting a parity at each prescribed unit of data and changing the rotating direction according to the numerical value of the parity.例文帳に追加

このローテイト分割は、所定のデータのまとまり毎にパリティを設定し、当該パリティの数値によってローテイト方向を変更する。 - 特許庁

The reference parity bits are compared with parity bits generated from a query data value masked by the retrieved mask bits.例文帳に追加

これら参照パリティビットが、検索されたマスクビットによってマスクされた照会データ値から生成されるパリティビットと比較される。 - 特許庁

The RAID adapter starts a parity generating operation, parallel commands are dispatched to the array processors such that a partial parity value is respectively generated from each data block on a drive of each managed RAID storage drive, the partial parity value is received by the RAID adapter from each array processor, and the partial parity values are combined by the RAID adapter to generate a complete parity value.例文帳に追加

ＲＡＩＤアダプタはパリティ生成操作を開始し、管理される各ＲＡＩＤストレージ・ドライブのドライブ上のデータ・ブロックから部分的なパリティ値を各々生成するよう、並列命令がアレイ・プロセッサにディスパッチされ、部分的なパリティ値が各アレイ・プロセッサからＲＡＩＤアダプタで受信され、部分的なパリティ値がＲＡＩＤアダプタで結合されて、完全なパリティ値を生成する。 - 特許庁

A bit value altering section 45 alters the bit value by any of four pixels in that block for a block, where the operated parity value does not match the parity control value (S112).例文帳に追加

ビット値変更部４５はパリティ値がパリティ制御値と一致していないブロックについて、そのブロック内の４つの画素のうち、何れか１つの画素のビット値を変更する（Ｓ１１２）。 - 特許庁

If at least one check node of a temporarily estimated word does not satisfy parity, the amplification control section 147 performs an amplification process of amplifying the absolute value of the external value from the check node that does not satisfy parity to the variable node.例文帳に追加

増幅制御部１４７は、一時推定語について少なくとも１つのチェックノードがパリティを満たさない場合に、パリティを満たさないチェックノードから変数ノードへの外部値の絶対値を増幅する増幅処理を行う。 - 特許庁

A parity operating section 43 selects some block out of a plurality of divided blocks and operates the parity value of that block, using the bit value of N×N pixels contained in that block (S108).例文帳に追加

パリティ演算部４３は分割した複数のブロックのうち、或るブロックを選択し、そのブロックに含まれるＮ×Ｎ個の画素のビット値を用いて、そのブロックのパリティ値を演算により求める（Ｓ１０８）。 - 特許庁

A parity error generation instruction circuit 7 instructs, when an external pality error generation control signal S2 is "1" in system software verification, a parity bit generation circuit 8 to generate a parity bit PB of an error value obtained by inverting a normal value, when a CPU 1 accesses an address which should generate a parity error in a pseudo manner within a memory 5.例文帳に追加

パリティエラー発生指示回路７は、外部パリティエラー発生制御信号Ｓ２＝“１”とされ、システムソフトウエア検証時とされると、ＣＰＵ１からメモリ５内の擬似的にパリティエラーを発生すべきアドレスにアクセスが行われたときに、正常値を反転してなるエラー値のパリティビットＰＢを生成することをパリティビット生成回路８に指示する。 - 特許庁

A VME board is provided with a GA parity deciding part 2; a sub-address setting circuit 3; and a BAR address selector 4, and the GA parity deciding part 2 performs the parity decision of an input value from a physical slot information input circuit 1.例文帳に追加

ＶＭＥボードは、ＧＡパリティ判定部２と、サブアドレス設定回路３と、ＢＡＲアドレス選択器４とを備え、ＧＡパリティ判定部２において、物理スロット情報入力回路１からの入力値のパリティ判定を行う。 - 特許庁