parity testとは 意味・読み方・使い方

A test circuit 10 including a fuse for cut off test (parity fuse) 11 is provided in a redundant memory cell selection decoder 20.例文帳に追加

冗長メモリセル選択デコーダ２０に、切断試験用ヒューズ（パリティ・ヒューズ）１１を含むテスト回路１０を設ける。 - 特許庁

Therefore, a test pattern is given directly to the parity cell array and an incorporated self-test of a semiconductor memory can be performed.例文帳に追加

したがって、試験パターンをパリティセルアレイを直接与えて半導体メモリの組み込み自己検査を実施できる。 - 特許庁

A test writing control circuit 12 operates in a test mode and in each regular cell array CA 1-4, writes test data in a regular memory cell at a position corresponding to the position of the parity memory cell where test parity data are written.例文帳に追加

試験書き込み制御回路１２は、試験モード中に動作し、各レギュラーセルアレイＣＡ１−４において、試験データを、試験パリティデータが書き込まれるパリティメモリセルの位置に対応する位置のレギュラーメモリセルに書き込む。 - 特許庁

To provide a semiconductor memory device executing a test during data compression even when parity data are stored.例文帳に追加

パリティデータを格納した場合においてもデータ圧縮を行いつつテストを実行することを可能にした半導体記憶装置を提供する。 - 特許庁

Second test data TWD2 is written not only in a second regular memory block MB2 but also in a parity memory block PMB.例文帳に追加

第２試験データＴＷＤ２は、第２レギュラーメモリブロックＭＢ２だけでなくパリティメモリブロックＰＭＢにも書き込まれる。 - 特許庁

To reduce test cost by fitting a physical position of a regular memory cell where data are read or written to a physical position of a parity memory cell.例文帳に追加

データが読み書きされるレギュラーメモリセルの物理的位置をパリティメモリセルの物理的位置に合わせ、試験コストを削減する。 - 特許庁

A transmitter 3 inserts a prescribed test pattern into an undefined area of a transmission frame, compensates difference of parity by insertion of the test pattern and transmits the test pattern to the respective transmission lines with the redundancy configuration.例文帳に追加

送信装置３は、送信フレームの未定義領域に所定のテストパターンを挿入すると共に、テストパターンの挿入によるパリティの差分を補償し、冗長構成の各伝送路に送信する。 - 特許庁

By changing the number of bits (data compression rate) for distributing the first and second test data TWD 1 and 2, a data compression test to the parity memory block PMB can be carried out without increasing the number of test terminals.例文帳に追加

第１および第２試験データＴＷＤ１−２を分配するビット数（データの圧縮率）を変えることで、試験端子の数を増やすことなく、パリティメモリブロックＰＭＢに対するデータ圧縮試験を実施できる。 - 特許庁