read write cycle timeとは 意味・読み方・使い方

The memory device provided with SDRAM is a memory device controlling SDRAM performing burst access based on burst length, a cycle number counter setting the number of times of burst access based on the burst length at the time of initialization at which the burst length is set is provided, burst cycles in a read/write cycle are performed by the number of times set in the cycle number counter.例文帳に追加

ＳＤＲＡＭを備えたメモリ装置は、バースト長に基づくバーストアクセスを行うＳＤＲＡＭを制御するメモリ装置であって、前記バースト長を設定する初期化時に、バースト長に基づくバーストアクセスの回数を設定するサイクル数カウンタを設け、リード／ライトサイクルにおけるバーストサイクルを該サイクル数カウンタに設定された回数だけ行うようにしたことである。 - 特許庁

To provide a shared buffer control circuit, conducting abort priority control where its circuit scale is reduced, a write cycle to a shared buffer is decreased and a read reply time is reduced as soon as the abort priority control is executed, and to provide a shared buffer control method.例文帳に追加

廃棄優先制御を行う共有バッファ制御回路において、廃棄優先制御を行うと同時に、回路の規模削減、共有バッファへの書き込みサイクルの短縮化、読み出し応答時間の短縮化を図ることが可能な共有バッファ制御回路及び共有バッファ制御方法を提供する。 - 特許庁

Also, the device is provided with an interlock signal, it is transmitted to the maintenance port from the retrieving port, it sets a time for perform write-in and read-out of data for the content addressable memory, consequently, retrieving operation is continued in each clock cycle without interrupting it.例文帳に追加

また、インターロック信号が備えられており、検索ポートからメンテナンスポートに伝送されることにより、コンテントアドレサブルメモリに対してデータの書き込みおよび読み出しを実行すべき時を設定し、この結果、検索動作が中断することなく各クロックサイクルで継続する。 - 特許庁

A clock-synchronized memory is provided with an AL setting register 132 used for setting a value (front-loaded latency) specifying a supply cycle of a read or write command, and a delay control circuit 126 for delaying internal control signals MAE, WBE by the prescribed cycle time in accordance with a value set to the AL setting register 132.例文帳に追加

クロック同期型のメモリにおいて、読出しまたは書込みコマンドの投入サイクルを指定する値（前倒しレイテンシ）を設定可能なＡＬ設定レジスタ１３２と、ＡＬ設定レジスタ１３２に設定された値に応じて所定のサイクル時間だけ内部制御信号ＭＡＥ，ＷＢＥを遅延させるための遅延制御回路１２６とを備える。 - 特許庁

An access time since read access is started until write data to an external memory 4 and read data from the external memory 4 are matched is measured by a measuring unit 6 and a comparator 7 in a memory access adjusting device 5 of a system controller 100, and a memory access controller 3 automatically sets the wait cycle corresponding to the memory specification of the external memory 4 based on the result.例文帳に追加

システムコントローラ１００のメモリアクセス調整装置５内の計測器６、および比較器７により、リードアクセスを開始してから、外部メモリ４へのライトデータと外部メモリ４からのリードデータとが一致するまでのアクセスタイムを計測し、メモリアクセス制御装置３が、その結果に基づいて、外部メモリ４のメモリスペックに応じたウエイトサイクルを自動的に設定する。 - 特許庁

To provide a memory device provided with SDRAM in which access speed is increased by setting the number of times of burst access at the time of initialization at which burst access based on burst length for performing burst access is set in a read/write cycle, in a memory device provided with SDRAM performing burst access.例文帳に追加

バーストアクセスを行うＳＤＲＡＭを備えたメモリ装置において、バーストアクセスを行うためのバースト長に基づくバーストアクセスをリード／ライトサイクルで設定する初期化時にそのバーストアクセスの回数を設定するようにして、アクセスの高速化を図ったＳＤＲＡＭを備えたメモリ装置を提供する。 - 特許庁