read/write cycleとは 意味・読み方・使い方

This read/write control circuit 301 detects the continuity of addresses from a forward coincidence address retroactive by a prescribed address cycle from a start address regardless of the determination of the lock/ release of the address cycle by a lock/release determining circuit 300, and it generates a read/write start signal when the continuity of addresses is detected.例文帳に追加

リード／ライト制御回路３０１は、ロック／リリース判定回路３００によるアドレス周期のロック／リリースの判定とは無関係に、開始アドレスから所定アドレス周期分さかのぼった前方一致アドレスからアドレスの連続性を検出し、アドレスの連続性が検出されれば、リード／ライト開始信号を発生する。 - 特許庁

In a field memory 10, read/write is performed in field units, the data of the previous field are read from a selection region with an address value adr in 1 access cycle, and the data of the next field are written there.例文帳に追加

フィールドメモリ１０では、読出し／書込みをフィールド単位で行い、１アクセスサイクルで、アドレス値ａｄｒによる選択領域から前フィールドのデータを読出し、そこに次フィールドのデータを書込む。 - 特許庁

To shorten a read-write-cycle being an interval between read-out operation and write-in operation by making read-data latency and write-data latency same.例文帳に追加

リードデータレイテンシーとライトデータレイテンシーとを同一にすることで、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することが可能である半導体記憶装置を提供することを目的とする。 - 特許庁

A multiplexer 8 selects a decoding signal XnDm of an external address side or a decoding signal XnRm of a refresh address side so that refresh operation and Read/Write operation are performed continuously in one memory cycle based on an external address transmitting signal EXTR and a refresh address transmitting signal RFTR, and outputs it as a decoding signal XnMm.例文帳に追加

マルチプレクサ８は、外部アドレス伝達信号ＥＸＴＲ及びリフレッシュアドレス伝達信号ＲＦＴＲに基づき、１メモリサイクル中にリフレッシュ動作とRead/Write動作が連続して行われるように、外部アドレス側のデコード信号ＸｎＤｍまたはリフレッシュアドレス側のデコード信号ＸｎＲｍを選択してデコード信号ＸｎＭｍとして出力する。 - 特許庁

To provide a method and circuit for driving a quad data rate synchronous SRAM which can perform the read/write operation in one cycle in a QDR device in which the read/write operation are completely independently performed in a double data rate type and which can read data in a burst length according to one address variation by using a prefetched method in the read operation.例文帳に追加

リードとライトが完全に独立的にダブルデータレート形式で動くＱＤＲ素子において１つのサイクルでリードとライトが可能であり、リード時にプリフェッチ形式を適用し、一回のアドレス変化でバースト長に合わせてデータを読み込むことができるクワッドデータレートシンクロナスＳＲＡＭの駆動方法及び駆動回路を提供する。 - 特許庁

The memory device provided with SDRAM is a memory device controlling SDRAM performing burst access based on burst length, a cycle number counter setting the number of times of burst access based on the burst length at the time of initialization at which the burst length is set is provided, burst cycles in a read/write cycle are performed by the number of times set in the cycle number counter.例文帳に追加

ＳＤＲＡＭを備えたメモリ装置は、バースト長に基づくバーストアクセスを行うＳＤＲＡＭを制御するメモリ装置であって、前記バースト長を設定する初期化時に、バースト長に基づくバーストアクセスの回数を設定するサイクル数カウンタを設け、リード／ライトサイクルにおけるバーストサイクルを該サイクル数カウンタに設定された回数だけ行うようにしたことである。 - 特許庁

To prevent both old and new images from coexisting in one cycle of an input signal to a composition judging unit by switching the operations of duplexed memories and their read/write operations at a proper timing.例文帳に追加

複数の画像信号の入力チャネルを持ち、メモリを使用してそれらの信号の合成を行う画像合成装置において、入力画像と出力画像の処理周期やタイミングのずれがあれば出力画像の１周期内に新旧の画像の混在が発生する。 - 特許庁

To provide a memory device provided with SDRAM in which access speed is increased by setting the number of times of burst access at the time of initialization at which burst access based on burst length for performing burst access is set in a read/write cycle, in a memory device provided with SDRAM performing burst access.例文帳に追加

バーストアクセスを行うＳＤＲＡＭを備えたメモリ装置において、バーストアクセスを行うためのバースト長に基づくバーストアクセスをリード／ライトサイクルで設定する初期化時にそのバーストアクセスの回数を設定するようにして、アクセスの高速化を図ったＳＤＲＡＭを備えたメモリ装置を提供する。 - 特許庁