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"sequential circuits"を含む例文一覧と使い方
該当件数 : 11件
a genetic algorithm for automatic test pattern generation for large synchronous sequential circuits 例文帳に追加
大型同期順序回路向けテストパターン自動生成のための遺伝的アルゴリズム - コンピューター用語辞典
To realize effective timing convergence in resolution of hold contravention between sequential circuits.例文帳に追加
順序回路間のホールド違反解消という点において良好なタイミング収束性を実現する。 - 特許庁
A clock skew value between start and finish sequential circuits is calculated, based on the correspondence table between a layout position of the start and finish sequential circuits constituting a path between specific order circuits, and a sequential circuit layout position, calculated from the previously prepared clock circuit.例文帳に追加
特定の順序回路間パスを構成する始終点順序回路の配置位置と、予め作成されたクロック回路から算出される順序回路配置位置とクロックスキューとの対応表を基に、始終点順序回路間のクロックスキュー値を計算する。 - 特許庁
On the basis of the table, a node (critical path) in which setup delay may fail is extracted, and then a hold restriction contravention path is extracted by using the information of arrival delay from a start point between the sequential circuits and arrival delay from the end point of between the sequential circuits or path restriction delay-arrival delay (S12).例文帳に追加
このテーブルを基に、セットアップ遅延が破綻するノード（クリティカルパス）を抽出し、さらに、順序回路間の始点からの到達遅延と、前記終点からの到達遅延またはパス制約遅延−到達遅延の情報とを用いてホールド制約違反パスを抽出する(Ｓ１２)。 - 特許庁
Both early mode and late mode timings are included, both combinational and sequential circuits are handled, a static CMOS logic circuit in addition to a dynamic logic circuit family is made adaptable.例文帳に追加
早モードのタイミングと遅モードのタイミングが含まれ、組合せ回路と順序回路が扱われ、ダイナミック論理回路ファミリに加えて、スタティックＣＭＯＳ論理回路にも対応する。 - 特許庁
The selection circuit 9, at the time of the burn-in test, selects the burn-in test data written to the storage circuit 7 and distributes it into the sequential circuits 1 to 3.例文帳に追加
選択回路９は、バーンインテスト時に、記憶回路７に書き込まれているバーンインテスト用データを選択して順序回路１〜３に分配するようになっている。 - 特許庁
When the state N corresponding to one successive state BDD is included in the state set S (S13), the inspection result that the sequential circuits 1 and 2 are logically equivalent, is obtained (S14).例文帳に追加
この１つの次状態ＢＤＤに対応する状態Ｎが状態集合Ｓに含まれる場合に（Ｓ１３）、順序回路１と順序回路２は論理的に等価であるとの検証結果を得る（Ｓ１４）。 - 特許庁
Since the branch clocks CLK1-CLKm can be output directly at the scan diagnosis mode time, an operation failure caused by the clock quality decline can be discriminated from an operation failure caused by an abnormality of sequential circuits.例文帳に追加
スキャン診断モード時に、分岐クロックＣＬＫ１〜ＣＬＫｍを直接出力することができるので、クロック品質の低下に起因する動作不良と順序回路の異常に起因する動作不良とを区別できる。 - 特許庁
Namely, a combination circuit between sequential circuits is expressed by a DAG (directed acyclic graph), and for respective nodes expressing the combination circuit, a table is prepared (S11) to which the information of arrival delay from an end point of each path up to the combination circuit or path restriction delay-arrival delay is added.例文帳に追加
すなわち、順序回路間の組み合わせ回路をＤＡＧ(Directed Acyclic Graph)で表現し、組合せ回路を表す各ノードに対して、パス毎に終点からその組合せ回路までの到達遅延またはパス制約遅延−到達遅延の情報を付加したテーブルを作成する(Ｓ１１)。 - 特許庁
That is, n combined circuits are replaced with a shared combined circuit 700, and n sequential circuits are replaced with a multiplexing sequential circuit 1,210 constituted of a multiplexing circuit (displaced module 501) group, and n input pins and n output pins are replaced with a common I/F 1100.例文帳に追加
すなわち、ｎ個の組み合わせ回路が共有組み合わせ回路７００に置き換わっており、ｎ個の順序回路が多重化回路（置換モジュール５０１）群からなる多重化順序回路１２１０に置き換わっており、ｎ個の入力ピンおよびｎ個の出力ピンが共通Ｉ／Ｆ１１００に置き換わっている。 - 特許庁
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