「DDR 2」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A gasket 7 is disposed laterally toward a DDR-SDRM 2 of a heat conductive sheet 6 on a scaler IC 3.例文帳に追加

スケーラＩＣ３上における熱伝導シート６のＤＤＲ-ＳＤＲＡＭ２側の側方には、ガスケット７が配置されている。 - 特許庁

A DDR-SDRAM has an input buffer 1, a command decoder 2, a write-timing generating section 3, a write-buffer 4, a read-amplifier 5, a memory cell plate 6, and a data latch 7.例文帳に追加

ＤＤＲ−ＳＤＲＡＭは、入力バッファ１、コマンドデコーダ２、ライトタイミング発生部３、ライトバッファ４、リードアンプ５、メモリセルプレート６、及び、データラッチ７を有する。 - 特許庁

A picture signal is compression-encoded by an MPEG2 encoder 1a, and temporarily stored in a DDR 2, and recorded at a fixed recording rate in a DVTR3.例文帳に追加

画像信号は、ＭＰＥＧ２エンコーダ１ａで圧縮符号化されてＤＤＲ２に一時的に格納され、ＤＶＴＲ３に一定の記録レートで記録される。 - 特許庁

A DVD driving device 2 stores the reproduced information in DDR 3, while reproducing at a high speed, reproduces at the beginning and then performing normal reproduction.例文帳に追加

ＤＶＤドライブ装置２は、当初は高速再生を行い、その後は通常再生を行いながら、再生された情報をＤＤＲ３に格納する。 - 特許庁

As a result, high-frequency noise 10 generating from the DDR-SDRM 2 is blocked by the gasket 7 and is prevented from entering the heat conductive sheet 6.例文帳に追加

これにより、ＤＤＲ-ＳＤＲＡＭ２から発生する高周波ノイズ１０は、ガスケット７で遮蔽されるため、熱伝導シート６に入射しなくなる。 - 特許庁

An arbitration circuit 2, a CPU 4, a DDR memory 6, an image processing section 21, and a conversion output section 31 or the like handle the composited image data in units of 32 bits.例文帳に追加

調停回路２，ＣＰＵ４、ＤＤＲメモリ６、画像処理部２１、および変換出力部３１などは、合成された３２ビット単位で画像データを取り扱う。 - 特許庁

A reference voltage input port 21 of the DDR memory 2 and a reference voltage input port 31 of the control IC 3 are connected to a voltage output line 45 of the voltage output circuit 4.例文帳に追加

ＤＤＲメモリ２の基準電圧入力ポート２１及びコントロールＩＣ３の基準電圧入力ポート３１は、電圧出力回路４の電圧出力ライン４５に接続されている。 - 特許庁

The multiplexing means receives 2-bit even-number and odd-number data output in parallel from the latch of the second pipeline stage, and converts the data into 2-bit serial data, i.e., DDR data, during one clock cycle to output it.例文帳に追加

マルチプレクシング手段は、第２パイプライン段のラッチから並列に出力される２ビットの偶数データ及び奇数データを受信して１クロックサイクル間に２ビットの直列データ、すなわちＤＤＲデータに変換して出力する。 - 特許庁

A part of clock signals CK and XCK obtained from the memory control LSI 1 is fed back to the memory control LSI 1 via a wire 102a without being inputted to the DDR-SDRAM 2.例文帳に追加

メモリ制御ＬＳＩ１から取得されるクロック信号ＣＫ，ＸＣＫの一部が、配線１０２ａを介して、ＤＤＲ−ＳＤＲＡＭ２に入力されずにメモリ制御ＬＳＩ１に引き戻される。 - 特許庁

A CPU 22 in an operation unit 3 side disables information communication with a controller 2 via USB signal lines L1, L3 after operating the self refresh function of a DDR memory 21 according to the instruction for shifting to a STR mode via the USB signal lines L1, L3.例文帳に追加

操作ユニット３側のＣＰＵ２２は、ＵＳＢ信号線Ｌ１，Ｌ３を介してＳＴＲモードへの移行を指示されるのに応じて、ＤＤＲメモリ２１のセルフリフレッシュ機能を作動させた後、ＵＳＢ信号線Ｌ１，Ｌ３を介したコントローラ２との情報通信を不能にする。 - 特許庁

A CPU 11 in a controller 2 side stops power supply to the respective parts in the operation unit 3 excepting the DDR memory 21 by controlling an energy saving control circuit 25 via a control line L6 in a timing when the information communication with the operation unit 3 via the USB signal lines L1, L3 is disabled.例文帳に追加

コントローラ２側のＣＰＵ１１は、ＵＳＢ信号線Ｌ１，Ｌ３を介した操作ユニット３との情報通信が不能になったタイミングで制御線Ｌ６を介して省エネ制御回路２５を制御することにより、ＤＤＲメモリ２１を除く操作ユニット３内の各部への電力供給を停止する。 - 特許庁