DDR-1とは 意味・読み方・使い方

The DDR type zeolite membrane composite 1 is constituted of a porous substrate 2 and a DDR type zeolite layer 5, deposited in a substrate, of the thickness of of 5-50 times the average pore diameter of the porous substrate made of a DDR type zeolite arranged in the pore 3 of one side surface of the porous substrate 2.例文帳に追加

多孔質基体２と、多孔質基体２の一方の表面の細孔３内に配設された、ＤＤＲ型ゼオライトからなる、多孔質基体の平均細孔径の５〜５０倍の厚さの基体内析出ＤＤＲ型ゼオライト層５とを備えてなることを特徴とするＤＤＲ型ゼオライト膜複合体１。 - 特許庁

The strobe delay circuit 40 delays a strobe signal DQS output from the DDR memory 1 by a predetermined delay time tSD.例文帳に追加

ストローブ遅延回路４０は、ＤＤＲメモリ１から出力されるストローブ信号ＤＱＳを、所定の遅延時間ｔＳＤだけ遅延させる。 - 特許庁

A DDR-SDRAM has an input buffer 1, a command decoder 2, a write-timing generating section 3, a write-buffer 4, a read-amplifier 5, a memory cell plate 6, and a data latch 7.例文帳に追加

ＤＤＲ−ＳＤＲＡＭは、入力バッファ１、コマンドデコーダ２、ライトタイミング発生部３、ライトバッファ４、リードアンプ５、メモリセルプレート６、及び、データラッチ７を有する。 - 特許庁

Furthermore, a bus 30 consisting of multiple equal-length wirings is formed on the wiring board 1 in order to connect the DDR memory 20 and memory controller 10.例文帳に追加

また、配線基板１には、ＤＤＲメモリ２０とメモリコントローラ１０とを接続する、複数の等長配線からなるバス３０が形成されている。 - 特許庁

A digital multifunctional machine 1 comprises: a FIFO memory 112 serving as a buffer for temporarily storing data DMA (Direct Memory Access)-transferred from a DDR-SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory) 104; and a FIFO memory 114 serving as a buffer for temporarily storing data to be DMA-transferred to the DDR-SDRAM 104.例文帳に追加

デジタル複合機１は、ＤＤＲ−ＳＤＲＡＭ１０４からＤＭＡ転送されてきたデータを一時的に保持するバッファであるＦＩＦＯメモリ１１２と、ＤＤＲ−ＳＤＲＡＭ１０４へＤＭＡ転送するデータを一時的に保持するバッファであるＦＩＦＯメモリ１１４とを備える。 - 特許庁

To solve that problem of an access penalty for the amount of 1/2tCK is generated in a conventional DDR system when a command and address data are fetched at both Rise/Fall edges by making an address pin and a command pin to be common, which are previously being taken as separate in the speed increase system of DDR.例文帳に追加

ＤＤＲの高速化方式において、従来別々とされていたアドレスピン及びコマンドピンを共通化し、Ｒｉｓｅ／Ｆａｌｌ両エッジでコマンド及びアドレスデータを取り込む際に、従来のＤＤＲ方式において、１／２ｔＣＫ分のアクセスペナルティの問題が生じることを解決する。 - 特許庁

A part of clock signals CK and XCK obtained from the memory control LSI 1 is fed back to the memory control LSI 1 via a wire 102a without being inputted to the DDR-SDRAM 2.例文帳に追加

メモリ制御ＬＳＩ１から取得されるクロック信号ＣＫ，ＸＣＫの一部が、配線１０２ａを介して、ＤＤＲ−ＳＤＲＡＭ２に入力されずにメモリ制御ＬＳＩ１に引き戻される。 - 特許庁

The clock control circuit 20 outputs any one of a plurality of clock signals CLK1 to CLKn as an operation clock signal SCLK of a DDR memory 1.例文帳に追加

クロック制御回路２０は、複数のクロック信号ＣＬＫ１〜ＣＬＫｎのうちいずれか１つをＤＤＲメモリ１の動作クロック信号ＳＣＬＫとして出力する。 - 特許庁