「ff3」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

By the flip-flop FF3, capturing of the delay data signal DQR is performed in accordance with a delay data strobe signal DDQS.例文帳に追加

フリップフロップＦＦ３は、遅延データストローブ信号ＤＤＱＳに応じて、遅延データ信号ＤＱＲのキャプチャを行う。 - 特許庁

Also, the flip-flops FF1 to FF3 apply 1/5-frequency division to a clock inputted to the clock terminal by feedbacking the output of the flip-flop FF2 to the flip-flop of the first stage.例文帳に追加

また、フリップフロップＦＦ２の出力が１段目のフリップフロップにフィードバックされることによってクロック端子に入力されるクロックを５分周する。 - 特許庁

Also, a delay data signal DQR output from the flip-flop FF2 is fed back to the flip-flop FF3 through an output buffer OB2 and input buffer IB2.例文帳に追加

またフリップフロップＦＦ２から出力される遅延データ信号ＤＱＲも、出力バッファＯＢ２、入力バッファＩＢ２を介してフリップフロップＦＦ３へ帰還される。 - 特許庁

Thereafter, the signals of the combination circuit 2 are fetched in each S-FF3, the tristate buffers 7A and 7B are in an on-state, to be read from the input and output terminals 1B and 1A.例文帳に追加

その後、組み合わせ回路２の信号を各Ｓ−ＦＦ３に取り込み、３ステートバッファ７Ａ，７Ｂをオン状態にして、入出力端子１Ｂ，１Ａから読み出す。 - 特許庁

The digital filter circuit 60 includes hold circuits FF1 to FF3, and when the pattern of their output signals Q1 to Q3 matches a predetermined pattern, the voltage level of the signal DQ is changed.例文帳に追加

デジタルフィルタ回路６０は保持回路ＦＦ１〜ＦＦ３を含み、その出力信号Ｑ１〜Ｑ３のパターンが所定のパターンに一致した場合に信号ＤＱの電圧レベルを変化させる。 - 特許庁

An OR gate OR1 ORs the outputs of FF1 and FF3 and the set output of the FF5 and an OR gate OR2 ORs the outputs of FF1 and FF2 and the reset output of FF5.例文帳に追加

オアゲートＯＲ１はＦＦ１，ＦＦ３の出力とＦＦ５のセット出力の論理和をとり、オアゲートＯＲ２はＦＦ１，ＦＦ３の出力とＦＦ５のリセット出力の論理和をとる。 - 特許庁

An arbitration circuit fetches access requests from both the processors through flip-flop(FF) 1 and 3 at mutually different timing and sets/ resets an SR latch circuit FF 5 with the outputs of these FF1 and FF3.例文帳に追加

調停回路は、両プロセッサからのアクセス要求をフリップフロップＦＦ１，ＦＦ３で互いに異なるクロックタイミングで取り込み、このＦＦ１，ＦＦ３の出力でＳＲラッチ回路ＦＦ５をセット／リセットする。 - 特許庁

The frequency division switching unit C includes a plurality of stages of flip-flops FF1-FF3, at least part of the extender part E is constituted of a synchronous counter, and at least another part is constituted of an asynchronous counter.例文帳に追加

分周切り替え部Ｃは複数段のフリップフロップＦＦ１〜ＦＦ３を有し、エクステンダ部Ｅの少なくとも一部を同期型カウンタで構成するとともに、少なくとも一部を非同期型カウンタで構成する。 - 特許庁

A data strobe signal DQS output from the data strobe signal generating circuit DG is fed back to a flip-flop FF3 through an output buffer OB1, input buffer IB1 and DDL circuit 10.例文帳に追加

データストローブ信号発生回路ＤＧから出力されるデータストローブ信号ＤＱＳは、出力バッファＯＢ１、入力バッファＩＢ１、ＤＬＬ回路１０を介してフリップフロップＦＦ３へ帰還される。 - 特許庁

An output signal from an output buffer BUF1 of the test output data TOUT0 is monitored by connecting a tester to an input/ output terminal P0, and the signal is inputted into input circuits (BUF2, FF3).例文帳に追加

テスト出力データＴＯＵＴ０の出力バッファＢＵＦ１からの出力信号を入・出力端子Ｐ０にテスタを接続して監視するとともに、その信号を入力回路（ＢＵＦ２，ＦＦ３）に入力する。 - 特許庁

The output signal of the FF3 is inputted into the sequencer SQ as a test input signal TIN0, and compared with the test output data TOUT0, to thereby certify the passing state of the signal through the input/output circuit.例文帳に追加

ＦＦ３の出力信号をテスト入力信号ＴＩＮ０としてシーケンサＳＱに入力し、これとテスト出力データＴＯＵＴ０とを比較することにより、信号の入・出力回路の通過状態を検証する。 - 特許庁

When a synchronous signal SYNC is inputted to a clock input terminal C of D-FF3 during a blanking period of a clock signal CLK, a change-over control signal DIR is outputted from an output terminal Q, and is given to a select input terminal S of each data selector 2.例文帳に追加

クロック信号ＣＬＫのブランキング期間において、Ｄ−ＦＦ３のクロック入力端Ｃに同期信号ＳＹＮＣを入力すると、出力端Ｑから切換制御信号ＤＩＲが出力され、各データセレクタ２のセレクト入力端Ｓに与えられる。 - 特許庁

The speed performance measurement circuit further comprises a first comparison circuit (EXOR1) which compares an output of the first flip flop with that of the second flip flop, and a third flip flop (FF3) which stores the output data of the first comparison circuit according to the timing of a first clock signal.例文帳に追加

さらに上記速度性能測定回路は、上記１フリップフロップの出力と上記第２フリップフロップの出力とを比較する第１比較回路（ＥＸＯＲ１）と、上記第１クロック信号のタイミングに従って上記第１比較回路の出力データを記憶する第３フリップフロップ（ＦＦ３）とを含む。 - 特許庁