「taps buffer」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The output buffer circuit includes selector circuits 1-3 in the pre-stage of the buffer, and is capable of selecting, by the selector logic, signals input into the buffer and inverts the data signal in the inverter, and adjusts the amount of pre-emphasis and the number of pre-emphasis taps by the select signal of the selector logic.例文帳に追加

バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 - 特許庁

Selector circuits 1 to 3 are provided to the pre-stage of the buffer, and each inverter can select a signal input to the buffer on the basis of selector logic, inverts a data signal, and the pre-emphasis amount and the number of pre-emphasis taps are adjusted by the select signal of the selector logic.例文帳に追加

バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 - 特許庁

The combination of the taps for which the delay time being the highest common factor of the first delay time generated by the first buffer delay elements and the second delay time generated by the second buffer delay elements is a resolution, realized by supplying address data from a decoder to the multiplexer.例文帳に追加

第一バッファ遅延素子が生成する第一の遅延時間と、第二バッファ遅延素子が生成する第二の遅延時間との、最大公約数の遅延時間を分解能とするタップの組み合わせを、デコーダからマルチプレクサへアドレスデータを与えて、実現する。 - 特許庁

The reference signals r(r0, r1, ..., rM-1) whose number is corresponding to the number of taps M of an FIR filter 20 are accumulated in a buffer 24 to be used for updating calculation of filter coefficients h0, h1, ..., hM-1.例文帳に追加

ＦＩＲフィルタ２０のタップ数Ｍに対応する数の参照信号ｒ（ｒ０，ｒ１，…ｒＭ−１）をバッファ２４に蓄積し、フィルタ係数ｈ０，ｈ１，…，ｈＭ−１の更新演算に用いる。 - 特許庁

To provide an output buffer circuit capable of high-speed operation where an output impedance of the output buffer circuit having a pre-emphasis function is constant without depending on an adjustable amount of pre-emphasis and a number of pre-emphasis taps and operation timing, and matches with a characteristic impedance of a transmission line, and does not cause re-reflection at an output terminal of the output buffer.例文帳に追加

プリエンファシス機能を有する出力バッファ回路の出力インピーダンスを、調整可能なプリエンファシス量とプリエンファシスタップ数、及び動作タイミングに依らず一定で、伝送線路の特性インピーダンスと整合して出力バッファの出力端子で再反射することなく、高速動作可能な出力バッファ回路を提供する。 - 特許庁