| 例文 |
video decoderの部分一致の例文一覧と使い方
該当件数 : 858件
Three signal lines, that is, a signal line 25 for a transmission clock CLK for synchronizing data transmission, a signal line 26 for actual serial data DS to be transmitted, and a signal line 27 for a start pulse FSP indicating start to the frame of the actual data are arranged between an MPEG video decoder 21a and a display controller 22.例文帳に追加
ＭＰＥＧビデオデコーダ２１ａからディスプレイコントローラ２２には、データ伝送用に同期をとらせるための伝送クロックＣＬＫ用の信号線２５と、伝送の対象となるシリアルの実データＤＳ用の信号線２６と、実データのフレームに対してスタートを示すスタートパルスＦＳＰ用の信号線２７の計３本の信号線を設けている。 - 特許庁
In the case of recording the contents displayed on the display apparatus 121, a frame detection section 122 detects MPEG frames processed by the MPEG decoder 118, frames equivalent to the detected frames are specified from contents data stored in the video recording control buffer 109 and data from the specified frames are recorded in a data storage medium.例文帳に追加
ディスプレイ１２１で表示されているコンテンツを記録する場合に、ＭＰＥＧデコーダ１１８で処理されているＭＰＥＧのフレームをフレーム検出部１２２で検出し、録画制御バッファ１０９で保存されているコンテンツデータから、検出されたフレーと同等のフレームを特定し、特定したフレームからデータ蓄積メディアに記録するように構成した。 - 特許庁
In the case that a video decoder 27 starts a decoding of a next frame, simple decoding processings (omission of color difference processing, omission of AC component processing of luminance, omission of DC component processing of luminance or the like) are conducted as for a part of the next frame when the number of not-yet displayed frame in frame buffers 28 to 31 is 2 sheets or less.例文帳に追加
ビデオ・デコーダ２７が次フレームのデコードを開始する際に、フレーム・バッファ２８〜３１内の未表示フレーム数が２枚未満のときは、次フレームの一部分については、通常デコード処理を簡略化した簡易デコード処理（色差処理の省略、輝度のＡＣ成分処理の省略、輝度のＤＣ成分処理の省略など）を行う。 - 特許庁
This decoder is provided with an error buffer 19b for storing error information indicating a region for storing image data of the macroblocks which are not decoded due to an error in a video buffer 19a, and a filter 21 for smoothing image data in a prescribed region including the macroblocks corresponding to the error information stored in the buffer 19b out of the image data stored in the buffer 19a.例文帳に追加
エラーに起因して正常に復号されなかったマクロブロックの画像データがビデオバッファ１９ａにおいて記憶される領域を示すエラー情報を記憶するエラーバッファ１９ｂと、ビデオバッファ１９ａに記憶された画像データのうち、エラーバッファ１９ｂにより記憶されたエラー情報に対応するマクロブロックを含んだ所定の領域の画像データを平滑化するフィルタ２１とを備える。 - 特許庁
The video recorder includes: a tuner 101 for selecting broadcast wave; a decoder 102 for decoding the selected data; a recording part 103 for recording the decoded data; an output part 104 for outputting the recorded data; a CPU 105 for generating data for detecting rebroadcast; and a memory 106 for storing data for detecting the rebroadcast.例文帳に追加
本発明の録画装置は、放送波を選局するチューナー１０１と、選局されたデータをデコードするデコーダー１０２と、デコードされたデータを記録する記録部１０３と、記録されたデータを出力する出力部１０４と、再放送を検出するためのデータを生成するＣＰＵ１０５と、前記再放送検出を行うためのデータを記憶するメモリー１０６と、を有する。 - 特許庁
A CPU 2472 calculates a difference between PCR of a stream inputted from a demultiplexer 2472 and an STC inputted from a video decoder 2476, calculates a shift time (shift time = PCR=STC) of a reading position and a decoding position of the stream and delyas the ignition timing of the general-purpose event message for the time at the time of the acquisition of the general-purpose event message without time designation.例文帳に追加
ＣＰＵ２４７２は、時刻指定のない汎用イベントメッセージの取得時に、デマルチプレクサ２４７２から入力されたストリームのＰＣＲと、ビデオデコーダ２４７６から入力されたＳＴＣとの差分を計算し、ストリームの読み出し位置とデコード位置のずれ時間（ずれ時間＝ＰＣＲ−ＳＴＣ）を求め、この時間だけ汎用イベントメッセージの発火タイミングを遅延させる。 - 特許庁
An MPEG code feeder 1 logically constitutes the same number of FIFO buffers as the number of channels of a picture stream in a buffer memory 5, inputs and writes code data 170-172, in addresses indicated by write address pointers 31-33 of corresponding channels, and outputs code data 139 read from an address indicated by a read address pointer 34 to an MPEG video decoder in the latter stage.例文帳に追加
ＭＰＥＧ符号供給装置１は、画像ストリームのチャネル数と同数のＦＩＦＯバッファをバッファメモリ５内に論理的に構成し、符号データ１７０〜１７２を入力して対応するチャネルの書込アドレスポインタ３１〜３３の指すアドレスに書き込み、読出アドレスポインタ３４の指すアドレスから読み出した符号データ１３９を後段のＭＰＥＧビデオデコーダへ出力する。 - 特許庁
The field sequential system drive circuit, that consists of an analog/digital converter circuit that converts at least a video signal consisting of R, G, B signals into digital signals, of a field memory to which the converted digital signal is written by each field, and of a field sequential control circuit controlling a color decoder, the analog/digital converter circuit and the field memory, is integrated into one chip.例文帳に追加
少なくとも、ビデオ信号からＲ、Ｇ、Ｂの映像信号に分割された映像信号をデジタル信号に変換するＡ／Ｄ変換回路と、変換されたデジタル信号を１フィールド毎書込むフィールドメモリと、カラーデコーダ、Ａ／Ｄ変換回路、フィールドメモリを制御するフィールドシーケンシャル制御回路で構成されるフィールドシーケンシャル方式駆動回路を１チップに集積したフィールドシーケンシャル方式駆動回路用集積回路とする。 - 特許庁
| 例文 |
| Copyright © Japan Patent office. All Rights Reserved. |
ログイン |
Weblio会員(無料)になると
|
検索履歴を保存できる！
|
ログイン |
Weblio会員(無料)になると
|
