アドレス・信号の英語

より高い周波数のクロックを使用してアドレス信号を生成し得る高速アドレス・シーケンサを提供する。例文帳に追加

To provide a high speed address sequencer which can generate an address signal by using a clock having higher frequency. - 特許庁

アドレス・データ信号が分離信号および混在信号のいずれであっても、部品を追加することなくインタフェース仕様の変更に対処し得るインタフェース回路を提供する。例文帳に追加

To provide an interface circuit which can cope with change of interface specifications without adding parts even if an address data signal is either a separation signal or a mixed signal. - 特許庁

マネージメントボード５０の制御部５０は、レジスタ５０に格納された通知信号Ｓ１の情報によりアドレス・クロスバ３０＃１でのエラーの発生を確認すると、アドレス・クロスバ３０＃０に、２重化のための２重化モードから独立に動作させるための１重化モードにモード変更させるための設定信号Ｓ４を生成して送信する。例文帳に追加

When confirming occurrence of the error in the address crossbar 30#1 according to the information of the notification signal S1 stored in a register 50, a control part 50 of the management board 50 generates a configuration signal S4 for switching a mode from a dualizing mode for dualizing to a singularizing mode for independent operation and transmits it to the address crossbar 30#0. - 特許庁

バス信号検出部２０１において、アドレス・バスＡＤＲに伝送されるバス・アドレス信号から記憶装置２０ｂへのアクセスを検出し、データ・バスＤＡＴに伝送される記憶装置２０ｂのメモリ・アドレスをバス信号保持部２０２およびアドレス信号保持部２０３へラッチさせる。例文帳に追加

In a bus signal detection part 201, the access to the storage device 20b is detected from a bus address signal transmitted to an address bus ADR, and the memory address of the storage device 20b transmitted to a data bus DAT is latched by a bus signal retention part 202 and an address signal retention part 203. - 特許庁

拡張ボード２００は、制御ボード１００上のＣＰＵ１０１やアドレス・デコード回路１０２と同一のＣＰＵ２０１やアドレス・デコード回路２０２を搭載し、メインテナンスや故障診断時には２つのＣＰＵ等の何れを使用するのかを選択できる信号線１０１ａ等を設ける。例文帳に追加

An extended board 200 is provided with a CPU 201 and an address decoding circuit 202 which are of the same sorts as a CPU 101 and an address decoding circuit 102 mounted on a control board 100 and a signal line 101a or the like capable of selecting which is used of two CPUs or the like at the time of maintenance or fault diagnosis. - 特許庁

アドレス・バッファ２７およびデータ・バッファ２９は、クロック信号が同期してデータが転送される用意ができるまでデータおよびデータの宛先アドレスを保持する。例文帳に追加

The address buffer 27 and the data buffer 29 hold data and the destination address of the data until clock signals are synchronized and the transfer of the data is prepared. - 特許庁

データ・アクセスを行なうために、シンクロナイザ回路は、複数のメモリ・コントローラ・チップを同期させ、その結果、メモリ・コントローラ・チップのうちの１つが、記憶装置へのアドレス・バスおよび／または制御信号を駆動する。例文帳に追加

To perform the data access, a synchronizer circuit synchronizes the multiple memory controller chips such that one of the memory controller chips drives the address bus and/or control signals to the memory device. - 特許庁

幾つかの実施形態において、ＧＰＩＯピンによって送信された信号は、電源投入時にプロセッサがロードするＢＩＯＳの部分へのアドレス・ラインをフリップすることができる。例文帳に追加

In some embodiments, a signal sent over a GPIO pin may flip an address line to the portion of the BIOS that the processor loads on power-on. - 特許庁