アドレス論理回路の英語

アドレスラッチ回路１４は、クロック信号ＣＬＫｉとロウアドレスストローブ信号／ＲＡＳｉとの積論理にてアドレス信号ＡＤをラッチし、相補アドレス信号ＡＤＤをプリデコード回路１５に受け渡す。例文帳に追加

An address latch circuit 14 latches an address signal AD by ANDing the signals CLKi and RASi and transmits a complementary address signal ADD to a predecode circuit 15. - 特許庁

ページの区切が検出されると、アドレス設定回路１１４は該当するページの論理アドレスＬに対応する物理アドレスＰをアドレス変換回路１１３に渡す。例文帳に追加

When the page end is detected, the address setting circuit 114 transfer to an address converting circuit 113 the phisical address P corresponding to the logic address L in a relevant page. - 特許庁

固体メモリデバイス(410)の段(412)は、メインメモリ(10)とアドレス論理回路(12,14)とを含む。例文帳に追加

A stage (412) of a solid state memory device (410) comprises a main memory (10) and address logic circuits (12, 14). - 特許庁

桁上げ信号出力回路５は、初期化された状態のアドレスカウンタ２に論理アドレスが新たに書き込まれたとき、また論理アドレスの下位部から上位部への桁上がりが発生したときに桁上げ信号を出力する。例文帳に追加

A carry signal output circuit 5, when a logical address is newly written into an address counter 2 in an initialized state, and when carrying-over from a lower part to an upper part of the logical addresses occurs, outputs a carry signal. - 特許庁

ビット線プリチャージ信号が第１論理レベルの期間にアドレスラッチ回路４にアドレス信号が入力され、ビット線プリチャージ信号が第２論理レベルの期間にアドレスラッチ回路４に入力されたアドレス信号が保持される。例文帳に追加

An address signal is inputted to the address latch circuit 4 in a period when the bit line pre-charge signal is at a first logic level, and an address signal inputted to the address latch circuit 4 is held in a period when the bit line pre-charge signal is at second logic level. - 特許庁

アドレス反転部１９には、入力バッファ１１からのアドレス信号Ａｂｕｆが入力され、入力アドレス信号の特定ビットの論理値を反転または非反転してアドレス制御回路１２に出力するようになっている。例文帳に追加

An address signal Abuf is inputted to an address inversion section 19 from an input buffer 11, the logic value of a specific bit of the input signal is inverted or non-inverted and outputted to an address control circuit 12. - 特許庁

入出力制御回路３２０は、入出力バス７００側からの論理アドレスに対応する物理アドレスを物理アドレス制御回路３１０内に設定する。例文帳に追加

The input/output control circuit 320, sets physical addresses corresponding to logical addresses from the side of the input/output bus 700 into a physical address control circuit 310. - 特許庁

アドレス比較手段は、基本的に組合せ回路から成り、また、次メモリアドレスを直接生成せず、次メモリアドレスを順序回路で直接保持する必要も無く、論理規模が縮小されている。例文帳に追加

The address comparing means comprises basically combination circuits, also, does not generates directly a next memory address, the next memory address is not required to be held directly by an order circuit, and logic scale is reduced. - 特許庁