ゲートアレイ設計の英語

第三章ハード仕様（Advanced Wireless Technologies著）は、ゲートアレイのカスタムチップと、それをのせるボードについて、ハード設計者の観点から説明している。例文帳に追加

Chapter 3, Hardware Specification, by Advanced Wireless Technologies, provides specifications for the custom gate array chips, and the boards that carry them, from a hardware designer's point of view.発音を聞く  - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

これは自動配置配線の設計段階において、ゲートアレイ集積回路側１１、マクロセル側１２いずれかの配線端部に対して幅広の配線延在端部を構成（配置設計）しておくものである。例文帳に追加

In designing automatic arrangement and wiring, a wide wire extended end is designed to be arranged in a wire end either on the gate array IC 11 side or the macro cell 12 side. - 特許庁

ゲートアレイ型の半導体集積回路装置を使用する場合の回路設計の自由度を高くしながら、半導体集積回路装置のベースセルのセルサイズを小さくする。例文帳に追加

To reduce the cell size of the base cell of a semiconductor integrated circuit device while improving the degree of freedom in circuit designing in the case of using a gate array type semiconductor integrated circuit device. - 特許庁

ゲートアレイまたはスタンダードセル集積回路設計のための基本セルは、チェッカー盤態様に編成されたＮおよびＰウェルを有し、各ウェルはそれぞれＰおよびＮデバイスを含む。例文帳に追加

The basic cell for designing a gate array or a standard cell integrated circuit has N and P wells arranged in checker board pattern wherein each well includes P and N devices. - 特許庁

前記ゲートアレイ部は、マスク−プログラマブル装置内の既存の回路設計の実行に関連する問題を補正する一定の論理機能を実行するためにプログラムされる回路素子を含む。例文帳に追加

The gate array part contains a circuit element that is programmed to perform a certain logic function that corrects problems associated with implementing a preexisting circuit design in a mask-programmable device. - 特許庁

そこで、自動配置配線の設計段階において、ゲートアレイ集積回路１１とマクロセル接続端部１２の各接続配線１１１，１２１の配列に沿うように、導電パターンを複数有する配線接続領域１３を予め構成（設計配置）し、両者の接続をまとめて保証する。例文帳に追加

In a designing stage for automatic disposition and wiring, a wiring connection region 13 having a plurality of conductive patterns is formed preliminarily (designed and disposed), along the arrangement of connection wires 111, 121 of the gate array IC circuit 11 and the macro cell 12 to collectively guarantee connection between the IC circuit 11 and the macro cell 12. - 特許庁

ゲートアレイ方式の半導体集積回路装置において、電源分離が必要な複数の回路ブロック間にウェルを伝って電流が流れてしまうことによるノイズや誤動作の発生を防止するためのレイアウト設計方法および当該レイアウト設計方法によって配置された半導体集積回路装置を提供すること。例文帳に追加

To provide a layout design method for a gate array semiconductor integrated circuit that can prevent the occurrence of noise and malfunctions due to current flow between plural circuit blocks in a well in which each power supply need be separated, and a semiconductor integrated circuit based on the layout design method. - 特許庁