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gate array designとは 意味・読み方・使い方
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意味・対訳 ゲートアレイ設計
「gate array design」の部分一致の例文検索結果
該当件数 : 14件
Their design used a "field programmable gate array" (FPGA),発音を聞く 例文帳に追加
かれらの設計では、「現場プログラム可能ゲートアレイ(field programmable gate array, FPGA)を使っている。 - Electronic Frontier Foundation『DESのクラック:暗号研究と盗聴政策、チップ設計の秘密』
AWT offers digital ASIC/Gate Array and Board design services to support customers' specific requirements.発音を聞く 例文帳に追加
AWT は、顧客の個別ニーズにあわせたデジタルASIC/ゲートアレイと基板設計サービスを提供している。 - Electronic Frontier Foundation『DESのクラック:暗号研究と盗聴政策、チップ設計の秘密』
To efficiently make changes to a circuit diagram accompanying change of FPGAs (Field Programmable Gate Array) in the design of a circuit that uses FPGAs as components.例文帳に追加
部品としてFPGAを使用する回路の設計において、FPGAの変更に伴う回路図の変更を効率良く行うことができるようにすること。 - 特許庁
Chapter 6, Chip Source Code, contains a complete listing of the chip design language (VHDL) code that specifies how we designed the custom gate array chip.発音を聞く 例文帳に追加
第6章チップソースコードには、ゲートアレイのカスタムチップを設計したときのチップデザイン言語(VHDL)コードの完全なリストがある。 - Electronic Frontier Foundation『DESのクラック:暗号研究と盗聴政策、チップ設計の秘密』
It contains the complete specifications and design documents for the DES Cracker, as well as circuit diagrams for its boards, and complete listings of its software and its gate array design.発音を聞く 例文帳に追加
ここにはDESクラッカーの完全な仕様と設計書が掲載されているし、基板の回路図も、ソフトやゲートアレイの設計についても完全なリストがあがっている。 - Electronic Frontier Foundation『DESのクラック:暗号研究と盗聴政策、チップ設計の秘密』
A cell placement means 22 places the cell base blocks in response to the design data, a dummy array means 23 arrays successively the dummy gate blocks in spaces among the cell base blocks and a gap array means 24 arrays successively the gap filling blocks at all positions where no cell base blocks nor dummy gate blocks are placed.例文帳に追加
ゲートアレイブロックと同幅で配置される位置が半分だけシフトするダミーゲートブロックを登録しておき、外部入力される設計データに対応してセルベースブロックを配置してから空白にダミーゲートブロックを配列する。 - 特許庁
The gate array part contains a circuit element that is programmed to perform a certain logic function that corrects problems associated with implementing a preexisting circuit design in a mask-programmable device.例文帳に追加
前記ゲートアレイ部は、マスク−プログラマブル装置内の既存の回路設計の実行に関連する問題を補正する一定の論理機能を実行するためにプログラムされる回路素子を含む。 - 特許庁
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「gate array design」の部分一致の例文検索結果
該当件数 : 14件
To design efficient layout of an electrostatic protective circuit in a semiconductor integrated circuit device having a gate array region driven by separate power supply wirings.例文帳に追加
複数の独立した電源配線によって駆動されるゲートアレイ領域を有する半導体集積回路装置において、静電保護回路を効率的なレイアウウトで構成する。 - 特許庁
To provide a semiconductor device having a potential supply means at a gate electrode in the high freedom of design in an array where vertical MOS transistors are integrated.例文帳に追加
縦型MOSトランジスタが密集するアレイ部において、設計自由度の高いゲート電極への電位供給手段を有した半導体装置を提供する。 - 特許庁
The control circuit 40 is provided with an ROM 41 in which hardware design data corresponding to the plurality of types of circuits to be controlled are preliminarily written, an address decoder 42 and a programmable gate array (FPGA) 43 or the like.例文帳に追加
制御回路40には、複数種の被制御回路に応じたハードウェアデザインデータをあらかじめ書き込んだROM41、アドレスデコーダ42、プログラマブルゲートアレイ(FPGA)43などを備えている。 - 特許庁
In the case of performing logic compiling, a switch 160 is switched over, a compile program is loaded onto a logic device FPGA(field programmable gate array) 120 from a memory 140, and design data stored in a magnetic disk 150 are applied to the logic device FPGA 120 through a memory 170.例文帳に追加
論理コンパイルを行う場合、スイッチ160を切換え、メモリ140よりコンパイルプログラムを論理デバイスFPGA120にロードし、磁気デイスク150に格納された設計データをメモリ170を介して論理デバイスFPGA120に印加する。 - 特許庁
To provide a layout design method for a gate array semiconductor integrated circuit that can prevent the occurrence of noise and malfunctions due to current flow between plural circuit blocks in a well in which each power supply need be separated, and a semiconductor integrated circuit based on the layout design method.例文帳に追加
ゲートアレイ方式の半導体集積回路装置において、電源分離が必要な複数の回路ブロック間にウェルを伝って電流が流れてしまうことによるノイズや誤動作の発生を防止するためのレイアウト設計方法および当該レイアウト設計方法によって配置された半導体集積回路装置を提供すること。 - 特許庁
This integrated circuit device is composed of a bus, at least two units connected with the bus and a monitoring circuit 150 configured to monitor transactions between at least two units through the bus and store transaction information in the FPGA (Field Programmable Gate Array) embedded memory 151 and store bus monitoring information in the FPGA embedded memory at an FPGA design step during SoC design.例文帳に追加
本発明の集積回路装置はバスと、バスと連結された少なくとも二つの装置と、バスを通じた少なくとも二つの装置の間のトランザクションを観察し、トランザクション情報をFPGA(Field Programmable Gate Array)エンベデットメモリに貯蔵するモニタリング回路とを含み、SoC設計の時、FPGA設計段階でFPGAエンベデットメモリにバスモニタリング情報を貯蔵することができる。 - 特許庁
To provide a field programmable gate array (FPGA) capable of analyzing whether an instable state caused by a different timing in synthesis and mapping depends on a design error or mapping when evaluating an FPGA that does not comprise a spare cell for circuit correction.例文帳に追加
本発明はそれぞれ設定データにより内部機能が決まる複数のセル・ロジック・アレイ・ブロック(CLAB)が各CLAB間の信号の接続を切り替えるスイッチにより接続されたフィールド・プログラマブル・ゲート・アレイに関し,フィールド・プログラマブル・ゲート・アレイについて評価を行う時に,合成及びマッピングの度にタイミングが異なることによる不安定な状態が設計ミスなのかマッピングによるものかを解析することができることを目的とする。 - 特許庁
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