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gate array chipとは 意味・読み方・使い方
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意味・対訳 ゲートアレイチップ
「gate array chip」の部分一致の例文検索結果
該当件数 : 31件
To enable circuit verification for large scale SoC (System on a Chip) using a small scale FPGA (Field Programmable Gate Array).例文帳に追加
小規模のＦＰＧＡ（Field Programmable Gate Array）により大規模ＳｏＣ（System on a Chip)の回路検証を実現する。 - 特許庁
Chapter 6, Chip Source Code, contains a complete listing of the chip design language (VHDL) code that specifies how we designed the custom gate array chip.発音を聞く 例文帳に追加
第6章チップソースコードには、ゲートアレイのカスタムチップを設計したときのチップデザイン言語（VHDL）コードの完全なリストがある。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』
Metal layers 3, 4 for constituting the large scale ring oscillator 2 are wired to be near to the gate array, and the gate array master chip 1 is set in a package of the gate array to be tested.例文帳に追加
また、大規模リングオシレータ２を構成するメタル層３、４をゲートアレイと近くなるように配線し、また、ゲートアレイマスタチップ１をゲートアレイのパッケージ５にセットして試験を行う。 - 特許庁
On the master chip 1, a field programmable gate array(FPGA) circuit 50 and a switching circuit 51 are formed.例文帳に追加
親チップ１には、ＦＰＧＡ回路５０および切り換え回路５１が形成されている。 - 特許庁
A nonvolatile ferroelectric memory is incorporated into the same chip as a FPGA (field programmable gate array), thereby preventing stored data from flowing out and reducing a chip area.例文帳に追加
このような本発明は、非揮発性強誘電体メモリをＦＰＧＡ（Field Programmable Gate Array）と同一チップに内蔵し、格納されたデータの流出を防止することと共に、チップの面積を減少させることができるようにする。 - 特許庁
To reduce man-hours concerning a circuit for testing a gate array provided in a one-chip ASIC microcomputer and automatically convert test vectors for the gate array to test vectors for a semiconductor integrated circuit device.例文帳に追加
ゲート・アレイ部を備えたワンチップＡＳＩＣマイコンにおいて、ゲート・アレイ部の試験のための回路についての工数を削減し、ゲート・アレイ部のテストベクタを半導体集積回路装置のテストベクタに自動で変換する。 - 特許庁
A large scale ring oscillator 2 is formed on a gate array master chip 1 using a large majority of transistors out of all the transistors in a gate array, and the ring oscillator 2 is self-oscillated to detect its generated frequency.例文帳に追加
ゲートアレイマスタチップ１上にゲートアレイの全てのトランジスタの大多数を使って大規模リングオシレータ２を形成し、大規模リングオシレータ２を自己発振させて、その発振周波数を検出する。 - 特許庁
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「gate array chip」の部分一致の例文検索結果
該当件数 : 31件
Gate wirings 5 and source wirings 6 exist by being prolonged in each TFT array chip of the four TFT array chips formed on a sheet of a TFT array substrate 1.例文帳に追加
１枚のＴＦＴアレイ基板１に形成された４つのＴＦＴアレイチップそれぞれには、ゲート配線５およびソース配線６が延在している。 - 特許庁
A semiconductor chip capable of programming circuit constitution such as FPGA(field programmable gate array) constitutes a control circuit 103.例文帳に追加
回路構成をプログラム可能な半導体チップ、例えば、ＦＰＧＡ（フィールド・プログラマブル・ゲートアレイ）により制御回路１０３を構成する。 - 特許庁
I/O cells 12 and 13, a boundary scan circuit 16, a controller 17 and an inner circuit 18 are arranged inside a gate array chip 11-2.例文帳に追加
ゲートアレイチップ１１−２内には、Ｉ／Ｏセル１２，１３、バウンダリスキャン回路１６、コントローラ１７及び内部回路１８が配置される。 - 特許庁
A system LSI chip 1 has a determined circuit part 12 and undermined circuit part 11 composed of a gate array.例文帳に追加
システムＬＳＩチップ１は回路確定部１２とゲートアレイからなる回路未確定部１１を有する。 - 特許庁
To change the allocation of a pad for external connection according to a function to be actualized by a gate array and to actualize a plurality of functions by the same chip through easy setting as to a semiconductor integrated circuit which has a gate array and a microcomputer mounted on a single chip.例文帳に追加
ゲートアレイとマイクロコンピュータを１チップに搭載した半導体集積回路において、ゲートアレイにより実現しようとする機能に応じて外部接続用パッドの割り当てを変更でき、簡単な設定により複数の機能を同一チップで実現可能とする。 - 特許庁
As the light emitting element array chip 1 with a select signal (high level) in common with anodes a, c of the switching device S entered can emit light, the time-shared driving sharing the light emitting signal (high level) and a gate signal (low level) between a plurality of light emitting element array chips 1 is provided.例文帳に追加
スイッチデバイスＳのアノードａ，ｃに共通のセレクト信号（ハイレベル）が入力されている発光素子アレイチップ１を発光させることができるので、発光信号（ハイレベル）およびゲート信号（ローレベル）を複数の発光素子アレイチップ１間で共用する時分割駆動が実現できる。 - 特許庁
The lab work is based on a workstation equipped with a single field programmable gate array chip and software tools for entering, editing, and analyzing designs.発音を聞く 例文帳に追加
研究所の作業は,単一フィールドのプログラム可能ゲートアレイチップ,および設計の入力・編集・分析用ソフトウェア・ツールを備えたワークステーションに基づいている． - コンピューター用語辞典
On an LSO chip 1, the connections 13 for connecting wiring patterns on the gate array IC circuit 11 side and the macro cell 12 side is disposed and wired automatically by respective interconnection layers.例文帳に追加
ＬＳＩチップ１上においてゲートアレイ集積回路１１側とマクロセル１２側の配線パターン相互の接続部１３は、互いに異なる配線層により自動配置配線されている。 - 特許庁
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