パリティ・ビットの英語

情報ビットとパリティ・ビットとのフレームはその後端末に伝送される。例文帳に追加

The frames of information bits and the parity bits are then transmitted to the terminals. - 特許庁

複数の論理グループを含むデータ・ブロックに１つのパリティ・ビットが付加される。例文帳に追加

A parity bit is added to a data block including plural logical groups. - 特許庁

パリティ・ビットはセル損失及びエラー率の許容限度に応じて決定される。例文帳に追加

The parity bit is determined corresponding to the allowance limit of a cell loss and of the error rated. - 特許庁

大規模集積回路の内部にパリティ・ビットを格納する記憶領域即ち内部メモリを確保し、外部メモリの特定のアドレスにデータを書き込む時に、該データからパリティ・ビットを生成し、該パリティ・ビットを、該内部メモリの、該外部メモリの当該アドレスと同一のアドレスに書き込むように構成する。例文帳に追加

A storing area, that is an internal memory, for storing the parity bit in inside of the large-scale integrated circuit is secured and in the case of writing data in the specific address of the external memory, the parity bit is generated from the data and is written at the same address as the address of the external memory in the internal memory. - 特許庁

フレームはその後パリティ・ビットを供給するために特定のブロック符号に基づいて符号化される。例文帳に追加

The frames are then coded based on a particular block code to provide parity bits. - 特許庁

マルチチップにおける位相遷移情報を含むデータ・ビットとパリティ・ビットとの受取りベクトルを、無雑音環境におけるチップの組に対する全ての位相遷移の確率を含むデータ・ビットとパリティ・ビットとの理想ベクトルの組に比較することにより、入力位相φ_K、φ_K-1、φ_K-2およびφ_K-3が検出される。例文帳に追加

The received vectors of data bits and parity bits including phase transition information in a multi-chip are compared with the pair of the ideal vectors of the data bits and the parity bits including the probability of all phase transition for the pair of chips in a non-noise environment so that input phases ϕk, ϕk-1, ϕk-2, and ϕk-3 can be detected. - 特許庁

このパリティ・ビットは、検出されたエラーが単一ビットエラーであるか複数ビットエラーであるかを判定するために、単一エラー訂正コードとともに使用することができる。例文帳に追加

The parity bit can be used together with a single error correction code in order to judge whether a detected error is a single-bit error or a plural-bit error. - 特許庁