リセスゲート構造の英語

ゲートリーク電流を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合ＦＥＴ及びその製造方法を提供することを目的とする。例文帳に追加

To provide a heterojunction FET having a recess gate structure that suppresses a gate leakage current and is made of a nitride semiconductor, and a method of manufacturing the same. - 特許庁

ゲートリーク電流の増大を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合ＦＥＴ及びその製造方法を提供することを目的とする。例文帳に追加

To provide a heterojunction field-effect transistor (FET) of a recess gate structure consisting of a nitride semiconductor to suppress increase in gate leakage current, as well as a method of manufacturing the same. - 特許庁

そいてクエン酸系のエッチャントでリセス溝８を形成し、ゲート電極となる金属９を蒸着し、フッ酸でＳｉＯ_2をエッチングして不要な金属を除去し、リセスゲート構造を形成する。例文帳に追加

Then, a recess groove 8 is formed by a citric acid base etchant, a metal 9 used as the gate electrode is deposited, the SiO2 is etched by fluoric acid for removing unwanted metal, and recess gate structure is formed. - 特許庁

ＧａＮ系ＨＦＥＴにおけるソースおよびドレイン領域下に、障壁層の存在する障壁層介在型リセスゲート構造において、ソースおよびドレイン電極からチャネルヘのアクセス抵抗の大幅な低減を可能とする、オーミックコンタクト構造およびＧａＮ系ＨＦＥＴを提供する。例文帳に追加

To provide a GaN HFET and an ohmic contact structure capable of drastically reducing access resistance from source and drain electrodes to a channel in a barrier layer inclusive type recess gate structure in which a barrier layer exists under source and drain regions in the GaN HFET. - 特許庁

ＤＲＡＭなどの半導体素子のリセスゲート構造においてゲートとソース／ドレーン領域との間のオーバーラップによる非正常的な漏洩電流を減らすことができる非対称リセスされたゲートを有するＭＯＳＦＥＴ及びその製造方法を提供する。例文帳に追加

To provide a MOSFET with an asymmetrically recessed gate which can reduce abnormal leakage current caused by the overlap between gate electrodes and source/drain regions in the recessed gate structure of a semiconductor device such as a DRAM, and to provide a manufacturing method thereof. - 特許庁

リセスゲートマスクを利用してシリコン基板を食刻し食刻速度の速い酸化膜と、食刻速度の遅い酸化膜の二重酸化膜構造の素子分離膜に対し選択的食刻を行いフィン構造を形成することにより、工程を単純化し電流駆動能力を最大化する。例文帳に追加

To provide a method for forming a semiconductor device having a fin structure which comprises a step of etching a silicon substrate with a recess gate mask, and performing a selective etching process on a device isolation film having a double oxide film structure with a rapid oxide film etching speed and a slow oxide film etching speed to form the fin structure, thereby simplifying the process and maximizing a current driving operation. - 特許庁

本発明は半導体素子の製造方法に関し、特にリセスゲート領域の素子分離構造上部にエピタキシャル層を形成し、ＳＯＩチャンネル構造の半導体素子を設計することによりチャンネル領域にイオン注入濃度を低減させ、素子のリフレッシュ、ｔＷＲ及びＬＴＲＡＳ特性を改良することができる技術である。例文帳に追加

The technology for the semiconductor element manufacturing method includes a process of forming the epitaxial layer on the upper portion of the element separating structure of the recess gate area, designing the semiconductor element of the SOI tunnel structure, thereby, reducing the ion implantation concentration in the channel area and improving characteristics of refresh of the element, tWR and LTRAS. - 特許庁

リセスゲート領域の素子分離構造上部にエピタキシャル層を形成し、ＳＯＩチャンネル構造の半導体素子を設計することによりチャンネル領域にイオン注入濃度を低減させ、素子のリフレッシュ、ｔＷＲ及びＬＴＲＡＳ特性を改良することができる半導体素子の製造方法を提供する。例文帳に追加

To provide a semiconductor element manufacturing method which forms an epitaxial layer on an upper portion of an element separating structure of a recess gate area, designs a semiconductor element of an SOI tunnel structure, thereby, reduces an ion implantation concentration in a channel area and can improve characteristics of refresh of the element, tWR and LTRAS. - 特許庁