加減演算子の英語

電荷電圧変換アンプは、検出素子を駆動させたときのデータである電荷情報を読み出し、検出素子を駆動させないときのデータであるリーク電流成分を読み出し、その電荷情報と、リーク電流成分との差分演算を行って差分データを求め、その差分演算を行う際に、検出素子を駆動させる駆動ラインであるゲートラインＧ１〜Ｇ１０に応じた加減算を行う。例文帳に追加

A charge/voltage conversion amplifier reads charge information as data in driving a detection element, reads a leak current component as data in not driving the detection element, performs a difference arithmetic operation between the charge information and the leak current component to calculate difference data, and performs addition/subtraction corresponding to gate lines G1-G10 as drive lines for driving the detection element when performing the difference arithmetic operation. - 特許庁

前記スイッチングトランジスタＱａをタ−ンオフにする信号を出力する比較器ＯＰａの（−）側端子に入力される基準電圧Ｖｔｈは、演算増幅器ＯＰａ〜ＯＰｃを用いた構成が簡単な加減算回路により構成できる。例文帳に追加

The reference voltage Vth inputted to the negative (-)-side terminal of a comparator OPa which outputs a signal that turns off the switching transistor Qa can be constituted having a simple constitution by means of an addition-subtraction circuit and using operational amplifiers OPa-OPc. - 特許庁

各種画像処理のうち、定数倍の演算と定数の加減算などＬＵＴで表現可能な処理を、表示装置の基準諧調信号生成部１３の基準値の変化で等価的な処理を実現することにより、ディジタル画像処理部での演算を簡略化して、量子化誤差の蓄積を抑えるとともに、出力ダイナミックレンジを最大限利用した表示装置を得る。例文帳に追加

In this display device, arithmetic operations in a digital image processing part are simplified, the storage of quantization errors is suppressed, and an output dynamic range is maximally utilized, by realizing equivalent processing of processing representable by a LUT such as the constant multiple of arithmetic operation and addition and subtraction of constants by a change in the reference value of a reference gradation signal generating part 13 of the display device. - 特許庁

量子化ビット数ｐのｎ次元の入力データに対してそれぞれ同様の構成をなし、入力ラッチと出力ラッチを共用化する切替スイッチを用いて“ｐ＋ｌｏｇ_2ｎ”段の１ビットシフトレジスタを構成するｎ個のシフトレジスタ部と、１ビットごとに加減算を行う“ｎ／２”個のバタフライ演算部を備える。例文帳に追加

This device is provided with (n) shift register parts for constituting 'p+log2n' stages of one-bit shift registers while using a changeover switch for sharing an input latch and an output latch in respectively similar configurations concerning n-dimensional input data having a quantized bit number (p) and 'n/2' butterfly arithmetic parts for performing addition/subtraction at the interval of one bit. - 特許庁