動作設計解析の英語

テスト因子分類表生成部１２は、オブジェクト指向により設計されたソフトウェアのクラスの設計情報を解析して、テスト対象のメソッドの動作に影響するテスト因子とその条件を列挙したテスト因子分類表の雛型を生成する。例文帳に追加

The test factor classification table generating part 12 analyzes design information of a class of software designed by object orientation and generates a test factor that affects the operation of a method of a test object and a model of a test factor classification table that enumerates conditions of the test factor. - 特許庁

半導体集積回路の設計において、回路の動作タイミングを保証するのに、クロックスキュー値を可能な限り抑え込んだ後で回路全体のタイミング解析を行う方法では、設計ＴＡＴや消費電力の増大を抑えられない。例文帳に追加

To solve the following problem: an increase of a design TAT or power consumption cannot be suppressed, in a method performing the timing analysis of the whole circuit after suppressing a clock skew value as thoroughly as possible so as to guarantee the operation timing of the circuit, in the design of the semiconductor integrated circuit. - 特許庁

ハードウェアの動作を記述した仕様モデルのシミュレーション実行過程の各種情報を記憶して解析する手段を用いて、設計者のシミュレーション環境を向上させ、仕様モデルの静的な解析だけでは発見できないバグを取り除くための支援を行う。例文帳に追加

To provide a hardware simulation system which improves simulation circumstance of designers and supports removal of bugs which cannot be found by static analysis of a specific model only, using a means which memorizes and analyzes various kinds of information on the simulation executing process of the specific model which describes the hardware behavior. - 特許庁

本発明は、タイミング解析方法及び装置、プログラム及び記憶媒体に関し、最終的に設計される集積回路の動作マージンを適切に設定し得、その分集積回路の設計の自由度を向上すると共に集積回路のコストも低減可能とすることを目的とする。例文帳に追加

To properly set the operation margin of a finally designed integrated circuit, and to increase the degree of freedom of the design of the integrated circuit and reduce the costs of an integrated circuit accordingly concerning a timing analysis method and apparatus, a program and a storage medium. - 特許庁

トランジスタ単体間での最適化と回路全体としての最適化を組み合わせることで、又はこれらの最適化を行うにあたっては動作領域の判定や、動作領域の解析、ＳＷＥＥＰ感度解析などを適宜組み合わせることで、最適化精度が高く、設計者の意図する解に短時間で到達可能な方法、装置、プログラムを提供すること。例文帳に追加

To provide a method, a device, and a program having high optimization accuracy and allowing arrival at a solution intended by a designer in a short time by combining optimization between transistor units and optimization of a circuit as a whole and properly combining determination of an operation area, analysis of the operation area, a SWEEP sensitiveness analysis, and the like during the optimization processes. - 特許庁

ハードウェアの動作レベル回路記述を解析して得られた中間表現であるＣＤＦＧ（Control Data Flow Graph）に対して、設計情報を秘匿化するため、スケジューリング前又はスケジューリング後に、演算の追加によるＣＤＦＧの変形処理を施す。例文帳に追加

For making the design information secret to a CDFG (control data flow graph) that is an intermediate expression obtained by analyzing an operation level circuit description of hardware, deformation processing of CDFG by addition of operation is performed before or after scheduling. - 特許庁

動作合成を利用する回路設計において、動作合成後に遅延不具合の対策を実施する場合、最も遅延不具合の度合いが大きい経路に対してのみ注力し、遅延値の改善を試みた場合、それ以外の経路の遅延不具合が悪化し、結果として、動作合成、遅延解析、動作レベル記述改善の一連のフローがまったく収束しなくなる。例文帳に追加

To solve the problems that, in focusing only a path of the largest delay to improve a delay value, the delay of the other path is increased and a series of the flow including behavioral synthesis, delay analysis and operation level description improvement are not completed at all as a result, when coping with the delay after the behavioral synthesis in circuit design utilizing the operation composition. - 特許庁

既存のシステムを動作させることなく、データベーストレースログから既存のシステムで必要なソースコードを選別することで、効率よく他のプログラミング言語のソースコードを再構築することが可能となるデータベースアクセス設計情報解析システムを提供する。例文帳に追加

To provide a database access design information analysis system for efficiently reconstructing a source code in the other programming language by selecting a source code necessary for an existing system from a database trace log without making the existing system operate. - 特許庁