定常位相法の英語

制御方法は、位相に関連する定常磁束鎖交を計算し、この概算値を用いて次の回転子位置の計算を改善する。例文帳に追加

The control method calculates normal magnetic flux inter-linkage, correlating it with a phase and uses this rough calculation value, so as to improve the calculation of the next rotor position. - 特許庁

交流位相検波を用いた定常法磁気共鳴装置における高周波磁場強度測定法であって、異なる２つの変調方法で測定した磁気共鳴信号の信号強度比から、高周波磁場強度を評価する。例文帳に追加

According to this high-frequency magnetic field strength measuring method for a regular-method magnetic resonance device using AC phase detection, the strength of a high-frequency magnetic field is evaluated from a signal strength ratio between magnetic resonance signals measured by two different demodulation methods. - 特許庁

定常時での緩やかなで安定した周波数引き込み特性と、入力信号の急変時の応答性のよい周波数引き込み特性とを両立させ得る位相同期ループ回路、時間軸補正回路および方法、ならびに画像表示装置を提供する。例文帳に追加

To provide a phase-locked loop circuit, a time base correcting circuit and method, and an image display device in which smooth and stable frequency pull-in characteristics at ordinary time are compatible with frequency pull-in characteristics of excellent responsiveness in the case of a sudden change in an input signal. - 特許庁

ＭＲＩの実行方法は、撮像対象の被検体に対して、その各々が始発以外のＲＦ励起パルスに対して所定の位相シフトを有しているような始発無線周波数（ＲＦ）励起パルスをそれぞれ含んだＮ組の定常自由歳差運動（ＳＳＦＰ）シーケンス（Ｎは１を超えかつ６未満の整数）を加えることを含む。例文帳に追加

The method for executing magnetic resonance imaging includes a step of adding N sets (1<N<6) of steady-state free precession(SSFP) sequences respectively containing starting radio frequency(RF) exciting pulses each of which has a prescribed phase shift to the other RF exciting pulses than a starting RF exciting pulse for a subject to be photographed. - 特許庁

開示されるタイミング検証方法は、検証対象として指定された第１のクロックを供給するクロック供給端と検証対象として終点に設定されたＦＦのクロック入力端子との間に形成されたクロック・パス上にＰＬＬ回路が存在する場合には、第１終点クロック遅延値ＤＣＥ１と、終点ループ遅延値と、ＰＬＬにおけるジッタ及び定常位相誤差とに基づいて、第２終点クロック遅延値を求める。例文帳に追加

Concerning this timing verification method, when a PLL circuit exists on a clock path formed between a clock supply terminal for supplying a first clock designated as a verification object and the clock input terminal of an FF set at the terminal as a verification object, a second terminal clock delay value is found on the basis of a first terminal clock delay value DCE1, the jitter of the PLL and an stationary phase error. - 特許庁