部分積加算部の英語

第１の奇数／偶数加算回路アレイ(50,110)は、複数の部分積ビットの一部の第１の和を生成する。例文帳に追加

The first odd/even adding circuit arrays (50, 110) generate the first sum of a part of plural partial product bits. - 特許庁

定数と任意の値との乗算で得られる１組の部分積を加算器１で加算し、その結果をシフト補正回路２で所定ビット数シフトすることにより、この１組の部分積と同じビット列からなるもう１組の部分積の加算結果を生成する。例文帳に追加

A set of partial products found by multiplying a constant and a given value are added by an adder 1, and the result therefrom is shifted by a predetermined bit number in a shift correction circuit 2, so as to generate addition results of another set of partial products of the same bit column as that of the first set of partial products. - 特許庁

アラインされた加数Ｂ'は、加算されるべき積（Ａ*Ｃ）と部分的にのみオーバラップしうる。例文帳に追加

The aligned addend B' can be partially overlapped with the product (A*C) to be added. - 特許庁

第２の奇数／偶数加算回路アレイ(50,110)は、他の部分積ビットの第２の和を生成する。例文帳に追加

The second even/odd adding circuit arrays (50, 110) generate the second sum of the other partial product bits. - 特許庁

ＣＳＡ１１において、部分積ｙ_1 Ｘとｙ_0 Ｘの部分和演算を行うとともに、第３の置数Ｚとの加算を行う。例文帳に追加

The partial sum arithmetic operation of partial products y1X and y0X is performed, and the addition of a third numeric Z is performed in the CSA 11. - 特許庁

設計対象とする加算回路には、ツリー状に接続された複数の桁上げ保存加算器が含まれており、そのツリーの初段には、加算される複数の部分積の各桁の信号が入力されている。例文帳に追加

The addition circuit to be designed includes a plurality of carry-over storage adders connected in a tree shape, and respective digit signals in a plurality of partial products to be added are inputted to the initial stage of the trees. - 特許庁

１つの加算器１による１回の加算で２組の部分積のそれぞれの加算結果を得ることができ、回路規模の簡素化および処理時間の短縮を図ることができる。例文帳に追加

Respective addition results of two sets of partial products can be found by one addition with one adder 1, so as to simplify the scale of a circuit and shorten processing time. - 特許庁

最終出力の前に冗長ディジタル算術加算器を備え、部分和の蓄積、複素乗算ベクトル蓄積および一般的な蓄積のための加算に対応する。例文帳に追加

Addition for storage of the partial sums, storage of complex multiplication vectors and general storage is dealt with by providing a redundant digital arithmetic adder before the last output. - 特許庁