電力遅延時間積の英語

非同期式で設計されたＣＰＵ等の回路を内蔵する半導体集積回路において、外部メモリとの間でアクセスのタイミングを得るための遅延時間を、消費電力や電磁ノイズを抑えながら安定して生成する。例文帳に追加

To provide a semiconductor integrated circuit in which a circuit such as a CPU designed as an asynchronous system is built in, the semiconductor integrated circuit being characterized in stably generating a delay time for obtaining timing of access to an external memory while suppressing power consumption and electromagnetic noise. - 特許庁

クロック信号の分配において低消費電力化を図り、クロック信号の振幅を補償しつつ、分配経路毎のクロック信号の遅延時間を均一化することができる半導体集積回路の製造方法を提供する。例文帳に追加

To provide a method for manufacturing a semiconductor integrated circuit for reducing power consumption in the distribution of a clock signal, for compensating the amplitude of the clock signal, and for unifying the delay time of the clock signal of each distributed path. - 特許庁

チップ面積の増加を必要最小限に抑えながら、駆動電圧の出力遅延時間を短縮し、高速化、低消費電力化を実現できる駆動回路を提供する。例文帳に追加

To provide a driving circuit whose operation is made to be high speed and whose power consumption is lowered by shortening delay times of outputs of driving voltages while suppressing the increasing of the chip area of the driving circuit to the absolute minimum. - 特許庁

また、サブローデコーダ面積が小さくなることにより、サブアレイサイズを小さく出来、消費電力の低減、ワード線やプレート線の遅延時間低減による高速化が実現できる。例文帳に追加

A sub array size can also be made small by making a sub row decoder area small, and acceleration can be realized due to the reduction of power consumption and the delay time reduction of the word lines and the plate lines. - 特許庁

アイドル時間の長さは、ネットワークインターフェースモジュールが計算されたアイドル時間の間低電力状態にされたときに、累積される遅延トラフィックデータの量が、事前に選択された閾値以下になることが期待されるように計算される。例文帳に追加

The length of the idle time is calculated such that the amount of delayed traffic data accumulated is expected to be less than or equal to a preselected threshold when the network interface module is put in the low-power state for the calculated idle time. - 特許庁

ＬＳＩの動作時の遅延時間への影響や、チップ面積への負担を伴うことなくＬＳＩテスト時のシフト動作の瞬時的な消費電力を低減する、集積回路とその回路やテストデータ（クロックタイミング）設計システムを提供する。例文帳に追加

To provide an integrated circuit, and a design system for its circuit and test data (clock timing), for reducing an effect of LSI operation on delay time or instantaneous power consumption owing to a shift operation in performing LSI test without causing a load on a chip area. - 特許庁

リセット動作に要する時間を短縮でき、リセット動作時に発生する雑音を抑制し、高速な繰り返しの入力信号に対応でき、高集積化、低消費電力化できるランプ波形発生方式の遅延回路を提供する。例文帳に追加

To provide a delay circuit of a lamp waveform generation system, capable of shortening a time required for reset operation, corresponding to a high speed repeated input signal by suppressing noise that occurs during the reset operation and achieving high integration and low power consumption. - 特許庁

静止電源電流の低減化および動作遅延時間の短縮化を、チップ化する場合の構成面積の増大を抑制しつつ、実現することができ、充分に、動作の高速化に対応させることができるとともに、低消費電力化およびチップの小型化を実現することができるレベルシフタ回路を提供する。例文帳に追加

To provide a level shifter circuit, which realizes the reduction of a static power current and the shortening of the operating delay time with a limited constitution area for forming a chip structure, fully deals with high- speed operation, and realizes low power consumption and chip miniaturization. - 特許庁