blxとは 意味・読み方・使い方

When a noticing cell Sx is at a bit line BLx side, first, '0' of data is written in a cell S of a bit line BLx side, also '1' of data is written in a cell S of a bit line/BLx side.例文帳に追加

注目セルＳｘがビット線ＢＬｘ側にある場合、先ず、通常モードを使って、ビット線ＢＬｘ側のセルＳにデータの“０”を、また、ビット線／ＢＬｘ側のセルＳにデータの“１”を書き込む。 - 特許庁

Gates of readout transistors TN4, TN5 are connected to sense amplifier bit lines BLX, BLZ.例文帳に追加

読み出しトランジスタＴＮ４，ＴＮ５のゲートはセンスアンプビット線ＢＬＸ，ＢＬＺに接続される。 - 特許庁

A reading circuit 24 is commonly connected to the bit lines BLX of different cell arrays, and determines the logical value of data read to one of the bit lines BLX of the cell arrays ARY.例文帳に追加

読み出し回路２４は、異なるセルアレイＡＲＹのビット線ＢＬＸに共通に接続され、セルアレイＡＲＹのいずれかのビット線ＢＬＸ上に読み出されたデータの論理値を判定する。 - 特許庁

Stress voltage is supplied to the bit lines BLZ, BLX by amplifying minute potential difference by a sense amplifier 6.例文帳に追加

微少電位差をセンスアンプ６で増幅することにより、ビット線ＢＬＺ，ＢＬＸにストレス電圧が供給される。 - 特許庁

For data reading, a pair of bit lines (BL and BLX) is precharged to a GND level and a dummy cell (14) is charged with a voltage VDD.例文帳に追加

データ読み出しに当たって、ビット線対（ＢＬ，ＢＬＸ）をＧＮＤレベルにプリチャージし、ダミーセル（１４）を電圧ＶＤＤで充電する。 - 特許庁

When either of a pair of dummy word lines DWL0, DWL1 arranged in a memory cell array is selected, minute potential difference is generated between bit lines BLZ and BLX by capacitive coupling between the dummy word lines DWL0, DWL1 and the bit lines BLZ, BLX.例文帳に追加

メモリセルアレイ内に配設されている一対のダミーワード線ＤＷＬ０，ＤＷＬ１のいずれかを選択すると、ダミーワード線ＤＷＬ０，ＤＷＬ１とビット線ＢＬＺ，ＢＬＸとの間の容量結合によりビット線ＢＬＺ，ＢＬＸ間に微少電位差が生成される。 - 特許庁

Transistors 4, 5 drive a pair of data lines DZ, DX to a predetermined potential level in response to potentials of the pair of bit lines BLZ, BLX, thereby transferring data of the pair of bit lines BLZ, BLX to a pair of data bus lines DBZ, DBX.例文帳に追加

該トランジスタ４，５は、ビット線対ＢＬＺ，ＢＬＸの電位に応じてデータ線対ＤＺ，ＤＸを所定電位に駆動することによりビット線対ＢＬＺ，ＢＬＸのデータをデータバス線対ＤＢＺ，ＤＢＸに伝達する。 - 特許庁