bus modelとは 意味・読み方・使い方

Since each model receives data through the bus model 121 independently from the specification, it can receive data of the specification 1 even when the specification of the model that is a transmission destination does not reflect the specification of the bus model 121, and an accurate simulation is executed to allow appropriate verification.例文帳に追加

また、各モデルは、仕様に依存することなくバスモデル１２１を介してデータを受信することができるため、送信先となるモデルの仕様がバスモデル１２１の仕様が反映されていなくても、仕様１のデータを受信することができ、正確なシミュレーションが実行され、適切な検証が可能となる。 - 特許庁

An output I/F bus model 105 transmits a derived result to each internal bus monitor 101 if no error is found as a result of comparing expected values among output data.例文帳に追加

出力Ｉ／Ｆバスモデル１０５は、出力データの期待値比較の結果、エラーがない場合に、その旨を各内部バスモニタ１０１に伝える。 - 特許庁

The software component is selectively bound to one or a plurality of roles of a model-driven bus.例文帳に追加

ソフトウェア構成要素は、モデル駆動式バスの１つまたは複数の役割に選択的にバインドされる。 - 特許庁

The method for flexibly defining communication constructs includes providing at least one communication element type for at least one generalized communication model, as a bus model.例文帳に追加

通信構造を柔軟に形成する方法は、少なくとも一つの一般化された通信モデルに、少なくとも一つの通信要素タイプをバスモデルとして設ける。 - 特許庁

Subsequently, in 2000 three large buses of the 1984 model, which had been used for both services, were registered for the exclusive use of reserved bus service.発音を聞く 例文帳に追加

その後、2000年には1984年式の路線・特定兼用車だった大型車3両が貸切登録となった。 - Wikipedia日英京都関連文書対訳コーパス

For the dislocated simulation method in a system designing stage, a simulation model for a CPU 22 and DMACs 26 to 29 is composed of a simulation model for a main part, where original functions are described and a simulation model for a bus interface part, where functions regarding control over a bus 34 are described.例文帳に追加

開示されるシステム設計段階におけるシミュレーション方法においては、ＣＰＵ２２，ＤＭＡＣ２６〜２９のシミュレーション・モデルは、本来の機能を記述したメイン部のシミュレーション・モデルと、バス３４の制御に関する機能を記述したバス・インターフェイス部のシミュレーション・モデルとからなる。 - 特許庁

When a CPU bus model 105 connected to the model 50 by a bus receives an interrupt signal from the model 50, an interrupt is recognized to be as expected if the interrupt anticipation flag 106 is asserted, and a verifier is informed that the expected interrupt signal has been received.例文帳に追加

そして、モデル５０にバス接続されるＣＰＵバスモデル１０５でモデル５０からの割り込み信号を受信した場合、割り込み期待フラグ１０６がアサートされていれば期待通りの割り込みであることを認識し、意図通りの割り込み信号を受信したことを検証者に報知する。 - 特許庁

The model data is read from the character ROM 70 connected with a second data bus 69 based on the storage address transmitted via a first data bus 63 by a VDP 68.例文帳に追加

ＶＤＰ６８は、第１データバス６３を介して送られてきた格納アドレスに基づいて、第２データバス６９に接続されたキャラクタＲＯＭ７０内からモデルデータを読み出す。 - 特許庁