cycle requestとは 意味・読み方・使い方

Writing to the memory cell array 18 is not executed in the writing request of this cycle, but data stored are written to the memory cell array 18 when the next writing request occurs.例文帳に追加

そして、次の書込み要求が発生した時点で保持されているデータをメモリセルアレイ１８に対して書込み行う。 - 特許庁

A refresh timer periodically generates refresh request signals for refreshing a dynamic memory cell, and changes the cycle of generating refresh request signals according to a cycle control signal.例文帳に追加

リフレッシュタイマは、ダイナミックメモリセルをリフレッシュするためのリフレッシュ要求信号を周期的に生成するとともに、周期制御信号に応じてリフレッシュ要求信号の生成周期を変更する。 - 特許庁

An indicator designating a multi-cycle request is provided to a slice arbiter, and if a multi-cycle request is present, only one slice (first slice) is granted its associated bus.例文帳に追加

マルチサイクル要求であることを示す標識が、スライス・アービタに提供され、もしマルチサイクル要求がある場合は、１つのスライス（第1のスライス）だけが、その関連するバスを許可される。 - 特許庁

And, it conforms if a retry request is issued from at least one of the slave 101, etc., in a preliminarily defined cycle after releasing the right of use of a bus and when the retry request is not received, the next transfer cycle is carried out.例文帳に追加

スレーブ１０１は、転送されたアドレスを受付けることができなかった場合にのみ、受付けられなかったアドレスの転送サイクルの２サイクル後にＲＥＴＲＹ信号５５をアサートする。 - 特許庁

A refresh control circuit changes the value of the cycle control signal to shorten the cycle of generating refresh request signals, and maintains the value of the cycle control signal when the chip temperature drops.例文帳に追加

リフレッシュ制御回路は、検出信号を受ける毎に、リフレッシュ要求信号の生成周期を短くするために周期制御信号の値を変更し、チップ温度が低下したときに周期制御信号の値を維持する。 - 特許庁

To efficiently issue a request to a main storage part by suppressing the generation of a free cycle in a bus switching between a reading cycle and a writing cycle concerning a load store queue to be mounted between a cache and the main storage part.例文帳に追加

キャッシュと主記憶部との間に実装されるロードストアキューについて、リードサイクル及びライトサイクル間のバス切替における空きサイクルの発生を抑制して、主記憶部に対して効率的にリクエストを発行する。 - 特許庁

When a successive counter value of a memory access cycle (normal DMA cycle) other than a CPU memory access cycle via the DMA transfer system becomes a set value, a priority of a CPU memory access request via the DMA transfer system is lowered or the request is masked.例文帳に追加

ＤＭＡ転送装置経由ＣＰＵメモリアクセスサイクル以外のメモリアクセスサイクル（通常のＤＭＡサイクル）の連続計数値が設定値となったときに、ＤＭＡ転送装置経由ＣＰＵメモリアクセス要求の優先順位を下げ、あるいは当該要求をマスクする。 - 特許庁

In addition, a communication cycle estimating part 25 estimates a timing to receive the request signal next time, based on the timing when the request signal is received last time but one and the timing when the request signal is received last time.例文帳に追加

また、通信周期推定部２５は、前々回に要求信号を受けたタイミングと前回に要求信号を受けたタイミングとに基づいて、次回に要求信号を受けるタイミングを推定する。 - 特許庁