nq1とは 意味・読み方・使い方

A gate of the intermediate node drive transistor is connected to the same storage node (SN, /SN) as corresponding drive transistors (NQ1, NQ2).例文帳に追加

この中間ノードドライブトランジスタは、対応のドライブトランジスタ（ＮＱ１、ＮＱ２）と同一の記憶ノード（ＳＮ、／ＳＮ）にゲートが接続される。 - 特許庁

The SRAM cell (MC) is constituted by adding four transistors (NQ4, NQ5, NQ6, NQ7) to six full CMOS constitution (PQ1, PQ2, NQ1-NQ3, NQ6).例文帳に追加

６個のフルＣＭＯＳセル構成（ＰＱ1、ＰＱ２，ＮＱ１−ＮＱ３、ＮＱ６）に４個のトランジスタ（ＮＱ４、ＮＱ５、ＮＱ７、ＮＱ８）を加えて、ＳＲＡＭセル（ＭＣ）を構成する。 - 特許庁

Further, the voltage-generating circuit also includes a third transistor (NQ1) disposed between the second node and the output node, and its gate node (ND3) connected to a third control signal ϕCT via a third capacity element (C3).例文帳に追加

さらに、第２のノードと出力ノードの間に第３のトランジスタ（ＮＱ１）を配置し、そのゲートノード（ＮＤ３）を第３の容量素子（Ｃ３）を介して第３の制御信号φＣＴに結合する。 - 特許庁

In a memory cell MC, the channel width Wac of an access transistor is made larger than that Wdr of a driver transistor in the relationship of the channel widths Wdr and Wac of the access transistor NQ3 and the driver transistor NQ1.例文帳に追加

本発明のメモリセルＭＣにおいては、アクセストランジスタＮＱ３とドライバトランジスタＮＱ１とのチャネル幅ＷｄｒおよびＷａｃの関係をアクセストランジスタのチャネル幅Ｗａｃをドライバトランジスタのチャネル幅Ｗｄｒよりも大きくする。 - 特許庁

A signal of a connection node NQ2 between the first and second resistors RB1, RB2 is fed back to the non-inverting input terminal of the amplifier circuit AM, and a signal of the output node NQ1 of the amplifier circuit AM is fed back to the inverting input terminal of the amplifier circuit AM.例文帳に追加

第１、第２の抵抗ＲＢ１、ＲＢ２の接続ノードＮＱ２の信号が、増幅回路ＡＭの非反転入力端子に帰還され、増幅回路ＡＭの出力ノードＮＱ１の信号が、増幅回路ＡＭの反転入力端子に帰還される。 - 特許庁

That is, since a channel area is made larger than the driver transistor NQ1 designed by a minimal design size in the access transistor NQ3, the area of LW is increased, and the increase is suppressed in the characteristic variation of the access transistor NQ3.例文帳に追加

すなわち、アクセストランジスタＮＱ３は、最小設計寸法で設計されたドライバトランジスタＮＱ１よりもチャネル面積を増加させることができるためすなわちＬＷの面積を増加させることができるためアクセストランジスタＮＱ３の特性ばらつきの増加を抑制することが可能となる。 - 特許庁

A unit operator cell is constituted of a plurality of SOI transistors, writing data are stored in body areas SNA, SNB of the at least two SOI transistors, and the storage SOI transistors NQ1, NQ2 are coupled in series or independently to a reading port RPRTB or RPRTA.例文帳に追加

ユニット演算子セル（ＵＯＥ）を、複数のＳＯＩトランジスタで構成し、この少なくとも２つのＳＯＩトランジスタのボディ領域（ＳＮＡ，ＳＮＢ）に書込データを格納し、これらの記憶用のＳＯＩトランジスタ（ＮＱ１，ＮＱ２）を直列にまたは単独に読出ポート（ＲＰＲＴＢまたはＲＰＲＴＡ）に結合する。 - 特許庁