processor system bus interfaceとは 意味・読み方・使い方

Each slave processor controls the interface according to the command, and it communicates via a power bus in a target system by using an interface wafer, a power line modulation and an algorithm.例文帳に追加

各スレーブプロセッサは、そのコマンドにしたがってインターフェースを制御するとともに、インターフェースウェーハ、電力線変調およびアルゴリズムを用いて、ターゲットシステムの電力バスを介して通信する。 - 特許庁

This image formation system 10 is constituted by connecting a first processor 58, a second processor 60, a memory 62, a reloadable nonvolatile memory 64, a display panel 23 and an interface part 66 via a system bus 68.例文帳に追加

画像形成システム１０は、第１プロセッサ５８、第２プロセッサ６０、メモリ６２、書き換え可能不揮発メモリ６４、表示パネル２３及びインタフェース部６６を、システムバス６８を介して接続した構成となっている。 - 特許庁

The controller is provided with a bridge LSI 130 connected to a control processor 120 and to a communication processor 110, a memory 140 connected to the LSI 130, a system bus interface 160 for connecting the controller to an object 400 to be controlled through a system bus 200, and a network interface 150 for connecting the controller to a terminal 20 through the Internet 10.例文帳に追加

制御用プロセッサ１２０と通信用プロセッサ１１０とのそれぞれに接続されたブリッジＬＳＩ１３０と、ブリッジＬＳＩ１３０に接続されたメモリ１４０，制御対象４００とシステムバス２００を介して接続するためのシステムバスインターフェイス１６０、端末２０とインターネット１０を介して接続するためのネットワークインターフェイス１５０を備えた。 - 特許庁

To provide an information processor having plural clock systems such as an inside clock, L2 cache interface, and outside bus interface only by the distribution system of one system of an inside clock, and for performing frequency conversion control in which the in-and-out frequency rate of each clock system is N: 1 or N: 2 only by a logic circuit.例文帳に追加

内部クロック・Ｌ２キャッシュインターフェイス・外部バスインターフェイス等の複数のクロック系統を内部クロック１系統の分配系のみで実装し、各々のクロック系統の内外周波数比がＮ：１またはＮ：２の周波数変換制御を論理回路のみで行なう情報処理装置を提供する。 - 特許庁

This evaluation microprocessor constituted by a variable logic device 36 has a test interface unit 80 for connecting a first user logic 25 to the CPU bus 20 coupled with a processor core, and connecting them to an external evaluation controller 7, and user interface units 23, 24 capable of connecting the CPU bus to a target system.例文帳に追加

可変論理デバイス（３６）で構成される評価用マイクロプロセッサは、プロセッサコアが結合するＣＰＵバス（２０）に第１ユーザロジック（２５）を接続し、それらを外部の評価用コントローラ（７）に接続するテストインタフェースユニット（８０）と、ＣＰＵバスをターゲットシステムへ接続可能にするユーザインタフェースユニット（２３，２４）とを有する。 - 特許庁

This data processor 100 is connected to an external device via a system bus, and has an MPU core part 101 for operating according to an internal clock formed according to an external clock, an operand access part 102, a command fetch part 104, and an external bus interface part 106.例文帳に追加

データ処理装置１００はシステムバスを介して外部装置に接続され、外部クロックに応じて生成された内部クロックに応じて動作するＭＰＵコア部１０１、オペランドアクセス部１０２、命令フェッチ部１０４、及び外部バスインターフェース部１０６を備えている。 - 特許庁

A host unit 1 is connected through an interface 2 with a system bus 3 which is connected with a processor 4, a program ROM 5, a working memory 6, a font ROM 7, an image memory 8, and a print engine interface 9 which is further connected with a print engine 20.例文帳に追加

上位装置１は、インタフェース２を介してシステムバス３と接続され、システムバス３には、プロセッサ４、プログラムＲＯＭ５、ワーキングメモリ６、フォントＲＯＭ７、画像メモリ８、プリントエンジンインタフェース９が接続され、プリントエンジンインタフェース９には、プリントエンジン２０が接続されて構成される。 - 特許庁

An embedded system bus is integrated between each of plural embedded master elements inside an FPGA and at least one slave element and an external processor interface for enabling direct access is supplied to all the plural embedded slave elements.例文帳に追加

ＦＰＧＡ内の複数の埋込マスタ素子および少なくとも一つのスレーブ素子間に埋込システムバスを組み込むと共に、複数の埋込スレーブ素子のいずれにもダイレクトアクセスを可能にする外部プロセッサインタフェースを供給する。 - 特許庁