valid memory addressとは 意味・読み方・使い方

Address strobe(AS) is one of the input signals of a memory device, especially semiconductor memory, which is asserted to tell the memory device that the address inputs are valid.発音を聞く 例文帳に追加

アドレスストローブ信号(AS)は,記憶装置,特に半導体メモリの入力信号の1つであり,アドレス入力が有効であることを記憶装置に知らせると断言されている． - コンピューター用語辞典

When memory capacity is increased, the memory capacity is used as a V-bit selection signal C performing selection of a valid bit register without increasing the Tag address A of an access address.例文帳に追加

メモリ容量が増加した場合、アクセスアドレスのＴａｇアドレスを増やさずに、バリッドビットレジスタの選択を行うＶ−ｂｉｔ選択信号として使用する。 - 特許庁

Thus, cache data of the corresponding address whose VALID flag is reset is discarded without being written back to the memory 104.例文帳に追加

これにより、ＶＡＬＩＤフラグがリセットされた、該当するアドレスのキャッシュデータはメモリ１０４に書き戻されることなく破棄される。 - 特許庁

In each entry of a tag storage section 220 of the cache memory, "pending" 224 is stored in addition to a tag address 221, "valid" 222 and "dirty" 223.例文帳に追加

キャッシュメモリのタグ記憶部２２０の各エントリにおいて、タグアドレス２２１、バリッド２２２、ダーティ２２３に加えて、保留中２２４を記憶する。 - 特許庁

Each entry in a cache memory of a tag storage section 220 stores the number of times referenced 224 along with a tag address 221, a valid 222 and a dirty 223.例文帳に追加

キャッシュメモリのタグ記憶部２２０の各エントリにおいて、タグアドレス２２１、バリッド２２２、ダーティ２２３に加えて、参照回数２２４を記憶する。 - 特許庁

When the data in the address region are written in a cache memory according to cache mistake, the replacement protection bit L of the write entry is set as a valid value.例文帳に追加

キャッシュミスによりアドレス領域内のデータをキャッシュメモリに書き込むときに、書き込むエントリのリプレース保護ビットＬを有効な値に設定する。 - 特許庁

A CPU 8B accesses a mask memory 3B according to a fail address (h) and a data enable (k), processes only valid data among the read-in data and stores mask information (i) in the mask memory 3B.例文帳に追加

ＣＰＵ８Ｂは、フェイルアドレスｈおよびデータイネーブルｋに従って、マスクメモリ３Ｂをアクセスし、読み込まれたデータのうち、有効データのみ処理し、マスク情報ｉをマスクメモリ３Ｂに格納する。 - 特許庁

A specific address area of a cache address area is set in a non-cache area setting register (4) with an area setting valid bit to a cache memory (8), when the specific address area is accessed by a CPU core (1) and when a corresponding area is set in the non-cache area by the area setting valid bit, an external memory is accessed.例文帳に追加

キャッシュメモリ（８）に対し、キャッシュアドレス領域の特定のアドレス領域を非キャッシュ領域設定レジスタ（４）に領域設定有効ビットともに設定し、この特定アドレス領域がＣＰＵコア（１）によりアクセスされたとき、対応の領域が非キャッシュ領域に領域設定有効ビットにより設定されているときには、外部のメモリに対しアクセスする。 - 特許庁