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MA3を含む例文一覧と使い方
該当件数 : 13件
邪馬臺国:xie2 ma3 tai2 guo2 (Xiémǎtái guó) 例文帳に追加
邪馬臺国：xie2ma3tai2guo2（しまたいぐぉ） - Wikipedia日英京都関連文書対訳コーパス
The sub-word line drive signal lines (SWCL2, SWCL3), (SWCL3, SWCL4) arranged separately to sense amplifier arrays (SL2, SL3), (SL3, SL4) being positioned at the both sides are connected to the memory blocks MA2, MA3 respectively.例文帳に追加
メモリブロックMA2、MA3には、各々、その両側に位置するセンスアンプ列(SL2,SL3)、(SL3,SL4)に分散して配置された副ワード線駆動信号線(SWCL2,SWCL3)、(SWCL3,SWCL4)が接続される。 - 特許庁
Second access memory means MA2, MA3-1, MA3-2 operate independently of the arithmetic processing means 6, 7, acquire the tables 14, 15, 16 from the memory 8 through the bus abreast of image processing of the arithmetic processing means, and supplies the tables to the arithmetic processing means 6, 7 without through the bus.例文帳に追加
第２のメモリアクセス手段ＭＡ２，ＭＡ３−１，ＭＡ３−２は、演算処理手段６，７とは独立に動作し演算処理手段６，７の画像処理と並行して、バスを介してメモリ８からテーブル１４，１５，１６を取得しバスを介さずに演算処理手段６，７に供給する。 - 特許庁
The reference setting circuit U includes storage elements Ma1 to Ma3 holding respective bits a1 to a3 of the correction data A and current source transistors Ts1 to Ts3 generating currents I1 to I3 corresponding to the correction data A that the storage elements Ma1 to Ma3 hold and adds the currents I1 to I3 together to generate the reference current Ia.例文帳に追加
基準設定回路Ｕは、補正データＡの各ビットａ1〜ａ3を保持する記憶素子Ｍａ1〜Ｍａ3と、記憶素子Ｍａ1〜Ｍａ3が保持する補正データＡに応じた電流Ｉ1〜Ｉ3を生成する電流源トランジスタＴｓ1〜Ｔｓ3とを含み、電流Ｉ1〜Ｉ3の加算によって基準電流Ｉaを生成する。 - 特許庁
This dielectric ceramic composition includes a composition expressed by a composition formula: (1-x)MeTiaO1+2a-xLn(Ma3/4W1/4)bO(3+3b)/2, and has a primary crystal comprising a perovskite crystal phase.例文帳に追加
組成式：（１−ｘ）ＭｅＴｉ_aＯ_1+2a−ｘＬｎ（Ｍａ_3/4Ｗ_1/4）_bＯ__(3+3b)/2で表わされる組成を有し、ペロブスカイト型結晶相を主結晶とする。 - 特許庁
When a user executes any of menu items Ma1 to Ma3, first the user depresses the execution key according to the operation guide G1 of 'select any of items below with an execution key'.例文帳に追加
ユーザは、メニュー項目Ｍａ１〜Ｍａ３のいずれかを実行する場合には、まず、「実行キーで下記を選択」という操作ガイドＧ１に従って実行キーを押す。 - 特許庁
A drain of each memory cell Ma0-Ma3 is connected to a first selection gate TS1 through a sub-bit line SBL0, a drain of the dummy cell DMa0 also is connected to the first selection gate TS1.例文帳に追加
各メモリセルＭａ０〜Ｍａ３のドレインは副ビット線ＳＢＬ０を介して第１の選択ゲートＴＳ１と接続され、ダミーセルＤＭａ０のドレインも第１の選択ゲートＴＳ１と接続されている。 - 特許庁
The driving operation assisting device finds the start position ST3 of the driving operation according to a virtual motion pattern MA3 for indicative of the motion of the vehicle in the driving operation and then displays it by overlapping it on the display image.例文帳に追加
運転操作補助装置は、その運転操作における車両の動きを表す想定運動パターンＭＰ３に従って、その運転操作の開始位置ＳＴ３を求め、表示画像に重ね合わせて表示する。 - 特許庁
A switch for controlling the connection of a pair of bit lines and an input/output control circuit is provided at also an input/output control circuit CKT33 connected to only one group of pair of bit lines provided between a Y decoder YD and a memory array MA3.例文帳に追加
ＹデコーダＹＤとメモリアレイＭＡ３間に設けられた一組のビット線対のみに接続されている入出力制御回路ＣＫＴ３３にも、前記ビット線対と前記入出力制御回路との接続を制御するためのスイッチを設ける。 - 特許庁
A switch means for controlling the connection of a pair of bit lines and an input/output control circuit is provided at also an input/output control circuit CKT33 connected to only one group of pair of bit lines provided between a Y decoder YD and a memory array MA3.例文帳に追加
ＹデコーダＹＤとメモリアレイＭＡ３間に設けられた一組のビット線対のみに接続されている入出力制御回路ＣＫＴ３３にも、前記ビット線対と前記入出力制御回路との接続を制御するためのスイッチ手段を設ける。 - 特許庁
An emission side fly-eye mirror comprises: a mirror block 50A having emission side mirror elements MA1, MA2, and MA3; a mirror block 50B having an emission side mirror element MB1; mirror blocks 50C and 50E having emission side mirror elements MC1 and ME1, respectively; and a mirror block 50D having emission side mirror elements MD1 and MD2.例文帳に追加
射出側フライアイミラーは、射出側ミラー要素ＭＡ１，ＭＡ２，ＭＡ３を有するミラーブロック５０Ａと、射出側ミラー要素ＭＢ１を有するミラーブロック５０Ｂと、射出側ミラー要素ＭＣ１，ＭＥ１を有するミラーブロック５０Ｃ，５０Ｅと、射出側ミラー要素ＭＤ１，ＭＤ２を有するミラーブロック５０Ｄとを備えている。 - 特許庁
A first memory cell block 10a connected to one side of an input terminal of a sense amplifier SA0 through a main bit line MBL0 is composed of four memory cells Ma0-Ma3 which are connected in series to each other and connected respectively to word lines TWL0-TWL3, and a dummy cell DMa0 connected to a dummy word line TDWL0.例文帳に追加
センスアンプＳＡ０の一方の入力端子と主ビット線ＭＢＬ０を介して接続される第１のメモリセルブロック１０ａは、それぞれが直列に接続され且つワード線ＴＷＬ０〜ＴＷＬ３とそれぞれ接続される４つのメモリセルＭａ０〜Ｍａ３と、ダミーワード線ＴＤＷＬ０と接続されるダミーセルＤＭａ０とから構成される。 - 特許庁
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