「NAND 回路」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A NAND circuit 4 performs NAND operation between the negative-phase clock and an output of the peak hold circuit, and a means value detection circuit 9 detects a mean value of outputs of the NAND circuit.例文帳に追加

NAND回路４は逆相クロックとピークホールド回路の出力との否定論理積演算を行い、平均値検出回路９はNAND回路の出力の平均値を検出する。 - 特許庁

REDUNDANCY CIRCUIT FOR NAND FLASH MEMORY DEVICE例文帳に追加

ＮＡＮＤフラッシュメモリ素子のリダンダンシ回路 - 特許庁

The precharge circuit includes a second transistor and a NAND circuit.例文帳に追加

また、プリチャージ回路は、第２のトランジスタと、ＮＡＮＤ回路と、を含む。 - 特許庁

The pre-charge circuit includes a second transistor and a NAND circuit.例文帳に追加

また、プリチャージ回路は、第２のトランジスタと、ＮＡＮＤ回路と、を含む。 - 特許庁

An inverter INV1 and the NOR-NAND circuit NND2 configure a data storage section HD1, and an inverter INV2 and the NOR-NAND circuit NND4 configure a data storage section HD2.例文帳に追加

インバータINV1とNOR-NAND回路NND2とでデータ保持部HD1を構成しており、インバータINV2とNOR-NAMD回路4とでデータ保持部HD2が構成されている。 - 特許庁

The circuits Ub1 to Ubn are provided with NAND circuits 504-1 to 504-n and NOR circuits 505-01 to 505-n.例文帳に追加

演算単位回路Ｕb1〜Ｕbnはナンド回路504-1〜504-nとノア回路505-01〜505-nとを備えている。 - 特許庁

The error correction circuit consists of, e.g. an optical multiplexes circuit (8:1/4:1 optical multiplexer circuit)/ demultipexer circuit (1:8/1:4 optical demultiplexer circuit), a optical branch circuit, an optical exclusive OR circuit(EXOR circuit), and an optical AND circuit (AND circuit) and an optical NAND circuit (NAND circuit).例文帳に追加

誤り訂正回路は、例えば、光多重回路(８：１／４：１光多重回路)／分離回路(１：８／１：４光分離回路)、光分岐回路、光排他的論理和回路(ＥＸＯＲ回路)、光論理積回路(ＡＮＤ回路)、光否定的論理積回路(ＮＡＮＤ回路)により構成する。 - 特許庁

The latch circuit (14; 64) includes first and second logical operation circuits (for example, a NAND circuit).例文帳に追加

ラッチ回路（１４；６４）は、第１および第２の論理演算回路（たとえば、ＮＡＮＤ回路）を含む。 - 特許庁

A comparison signal C is inputted through an inverter circuit 1 to a NAND circuit 3 and a reference signal R is inputted through an inverter circuit 2 to a NAND circuit 6.例文帳に追加

比較信号Ｃはインバータ回路１を介してＮＡＮＤ回路３へ入力され、基準信号Ｒはインバータ回路２を介してＮＡＮＤ回路６へ入力される。 - 特許庁

Consequently, timing when a counter circuit 42 ends a count operation is matched with timing when an RDL latch circuit 43 holds outputs of each of an inverting circuit 40a and a NAND circuit 40b.例文帳に追加

これにより、カウンタ回路42がカウント動作を終了するタイミングとRDLラッチ回路43が各反転回路40a及びNAND回路40bの出力を保持するタイミングとを揃えることができる。 - 特許庁

The comparison circuit 14 is provided with differential circuits D1 to D3, and 2-input NAND gates NAND 21 to NAND 23 and a 3-input NAND gate NAND 24 executes majority decision of output values of the differential circuits D1 to D3 and the comparison circuit 14 provides an output of the result of majority decision.例文帳に追加

比較回路１４には差動回路Ｄ１乃至Ｄ３を設け、２入力のナンドゲートＮＡＮＤ２１乃至ＮＡＮＤ２３及び３入力のナンドゲートＮＡＮＤ２４が、差動回路Ｄ１乃至Ｄ３の出力値の多数決をとって比較回路１４から出力するようにする。 - 特許庁

This phase comparator circuit 10 is provided with 3 S-R flip-flop circuits 1-3, each consisting of two NAND gates, NAND gates G1-G6 and inverters IV1-IV6.例文帳に追加

本発明の位相比較回路１０は、それぞれ２個のNANDゲートからなる３個のＳ−Ｒフリップフロップ１〜３と、NANDゲートＧ１〜Ｇ６と、インバータIV１〜IV６とを備えている。 - 特許庁

NAND circuits 514 limit the effective period of time of the negative sampling signal based on the output signals of NAND circuits 511 in the next stage arithmetic unit circuit.例文帳に追加

ナンド回路５１４は次段の演算単位回路におけるナンド回路５１１の出力信号に基づいて、負サンプリング信号の有効期間を制限する。 - 特許庁

The outputs of the inverters 6, 7 are respectively connected to the inputs of NAND circuits 8, 9.例文帳に追加

インバータ回路６，７の出力はＮＡＮＤ回路８，９の入力に接続されている。 - 特許庁

The initialization signal I and the output signal of the four-input NAND circuit 9 are inputted to a NAND circuit 21 and the output thereof is inputted through an inverter circuit 22 to two-input NAND circuits 5 and 8.例文帳に追加

ＮＡＮＤ回路２１には初期化信号Ｉおよび４入力ＮＡＮＤ回路９の出力信号を入力し、その出力をインバータ回路２２を通して２入力ＮＡＮＤ回路５および８へ入力する。 - 特許庁

METHOD AND CIRCUIT FOR READING MULTILEVEL NAND FLASH MEMORY CELL例文帳に追加

マルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法及び回路 - 特許庁

The comparator 4 compares the output voltage of the rectifying circuit 2 with the reference voltage Ref3, and outputs the logical value to a NAND circuit 6.例文帳に追加

また、コンパレータ４は、整流回路２の出力電圧とリファレンス電圧Ref3を比較して、論理値をNAND回路６へ出力する。 - 特許庁

When a control signal C is at an L level, a NAND circuit NAND 1 and a NOR circuit NOR 1 select and control the first output circuit 1, and when the control signal C is at an H level, a NAND circuit NAND 2 and a NOR circuit NOR 2 select and control the second output circuit 2.例文帳に追加

制御信号ＣがＬレベルのとき、ＮＡＮＤ回路ＮＡＮＤ１及びＮＯＲ回路ＮＯＲ１により第１の出力回路１を選択して制御し、制御信号ＣがＨレベルのとき、ＮＡＮＤ回路ＮＡＮＤ２及びＮＯＲ回路ＮＯＲ２により第２の出力回路２を選択して制御する。 - 特許庁

This combination circuit comprises NOR gates or NAND gates.例文帳に追加

この組み合せ回路は、ＮＯＲゲートまたはＮＡＮＤゲートからなる。 - 特許庁

The delay circuit part 30 is reset in a short time for the four stages of NAND gate 31-NAND gate 37.例文帳に追加

遅延回路部は、ＮＡＮＤゲート３１〜ＮＡＮＤゲート３７の４段分の短時間でリセットされる。 - 特許庁

The excitation circuit 10 includes an NAND circuit L1 and inverters L2, L3 cascade-connected to each other.例文帳に追加

励振回路１０は、従属接続されたＮＡＮＤ回路Ｌ１とインバータＬ２，Ｌ３とを含む。 - 特許庁

The control signal generating circuit 20 is composed of a delay circuit (for example, buffer circuit BF) and NAND gates ND1 and ND2.例文帳に追加

制御信号発生回路２０は、遅延回路（たとえば、バッファ回路ＢＦ）とＮＡＮＤゲートＮＤ１，ＮＤ２からなる。 - 特許庁

A monitor circuit MON1-0 has a NAND gate 21, an inverter 22, a NAND gate 23, a word line potential monitor circuit 24, and a differential amplifier circuit 25.例文帳に追加

半導体記憶装置に備えられたモニタ回路ＭＯＮ１＿０は，ＮＡＮＤゲート２１，インバータ２２，ＮＡＮＤゲート２３，ワード線電位モニタ回路２４，および差動増幅回路２５を有する。 - 特許庁

Further, both a logical inversion function required for operations as a lookup table and a NAND arithmetic function are provided to the NAND circuit U1 thereby the circuit elements can be more efficiently utilized in comparison with a method of merely attaching the NAND circuit to each circuit cell.例文帳に追加

また、ルックアップテーブルとしての動作に必要な論理反転の機能とＮＡＮＤ演算の機能とをＮＡＮＤ回路Ｕ１に併せ持たせることにより、ＮＡＮＤ回路を単純に回路セルに付け足す方式と比べて、回路素子を効率的に使用できる。 - 特許庁

The circuit consisting of the D-flipflop 11 and the NAND circuit 21, and the circuit consisting of the D-flipflop 12 and the NAND circuit 22 judge the presence or absence of the fail data and operate the fail memories 30, 31.例文帳に追加

Ｄフリップフロップ１１及びＮＡＮＤ回路２１からなる回路、並びに、Ｄフリップフロップ１２及びＮＡＮＤ回路２２からなる回路はフェイルデータＦＤの有無を判断して、フェイルメモリ３０，３１を動作させる。 - 特許庁

The output of the NAND circuit 474 is outputted to a clear input terminal in a pulse generating circuit 45 via a reversing circuit 475.例文帳に追加

ＮＡＮＤ回路４７４の出力は、反転回路４７５を介してパルス発生回路４５のクリア入力端子に出力される。 - 特許庁

The output of the NAND circuit 947 is introduced to the other input of the OR circuit 949 via the NOT circuit 948.例文帳に追加

ＯＲ回路９４９の他方の入力には、ＮＡＮＤ回路９４７の出力がＮＯＴ回路９４８を介して導入される。 - 特許庁

Meanwhile, a NAND circuit 38 inputting the intermittent signals is on an H-level.例文帳に追加

この間、間欠信号を入力するＮＡＮＤ回路３８はＨである。 - 特許庁

The outputs of the NAND circuits 8, 9 are respectively connected to one inputs of NOR circuits 11, 12.例文帳に追加

ＮＡＮＤ回路８，９の出力はＮＯＲ回路１１，１２の各一方の入力に接続されている。 - 特許庁

Then, a Q5 output of the counter 941 is inputted to the NAND circuit 947 via an NOT circuit 948.例文帳に追加

そして、カウンタ９４１のＱ５出力がＮＯＴ回路を介してＮＡＮＤ回路９４７に入力される。 - 特許庁

In the level shifter circuit 3 of an output-driving circuit st1, a pulse 61 from the NAND circuit 6 of the selector circuit 8, a pulse 71 from the NAND circuit 7 of the selector circuit 8, and a pulse Q1 from the latch circuit 21 are inputted from input terminals N1, N2, and N3, respectively.例文帳に追加

出力駆動回路ｓｔ１のレベルシフタ回路３には、選択回路８のＮＡＮＤ回路６からのパルス６１が入力端子Ｎ１から、選択回路８のＮＡＮＤ回路７からのパルス７１が入力端子Ｎ２から、ラッチ回路２１からのパルスＱ１が入力端子Ｎ３から、それぞれ入力される。 - 特許庁

An output buffer is provided with a NAND circuit ND1, NMOS transistors NT1, NT2, driving circuits 21 to 24 and a delay circuit 24.例文帳に追加

出力バッファは、ＮＡＮＤ回路ＮＤ１と、ＮＭＯＳトランジスタＮＴ１，ＮＴ２と、駆動回路２１−２３と、遅延回路２４とを備える。 - 特許庁

A data control circuit 14 is provided with a NAND circuit ND6 and a circuit DD for preventing data inversion comprising an inverter Iv2.例文帳に追加

データ制御回路１４には、否定論理積回路ＮＤ６、およびインバータＩｖ２からなるデータ反転防止回路ＤＤが設けられている。 - 特許庁

An AND circuit 5 inputs a decision signal 5a of the NAND circuit 4g of the 'H' level side and a decision signal 5b of the NAND circuit 4h of the 'L' level side, and outputs a decision output signal 5c.例文帳に追加

ＡＮＤ回路５は、「Ｈ」レベル側のＮＡＮＤ回路４ｇの判定信号５ａと「Ｌ」レベル側のＮＡＮＤ回路４ｈの判定信号５ｂを入力とし、判定出力信号５ｃを出力する。 - 特許庁

The booster circuit main body comprises booster circuit units 11, 12, an inverter 14, and a NAND circuit 15, and only the booster circuit unit 11 operates when a signal TBST2 of the NAND circuit 15 is low, and both of the booster circuit units 11, 12 operate when the signal TBST2 is high.例文帳に追加

ブースト回路ユニット１１，１２が並列に接続され、これと同等の構成のダミーブースト回路ユニットのブースト出力電圧Ｖ_BOOST’が電圧検出回路により検出されている。 - 特許庁

A two-input NAND circuit NAND 1 makes the output signal of the comparator circuit CMP pass through to output the output signal during a period corresponding to the L level of the signal delayed by the delay circuit 13.例文帳に追加

２入力ＮＡＮＤ回路ＮＡＮＤ１は、遅延回路１３で遅延された信号のＬレベルに相当する期間において、比較回路ＣＭＰの出力信号を通過させて出力する。 - 特許庁

The latch circuit 27 comprises an inverter 28 and a tristate NAND gate 29.例文帳に追加

ラッチ回路２７はインバータ２８および３状態ＮＡＮＤゲート２９を含んでいる。 - 特許庁

Logical circuits of shift registers 32, 33, a NOT circuit 34, and a NAND circuit 35, detect completion of rise of the demodulated TDD switching signal.例文帳に追加

シフトレジスタ３２，３３と、ＮＯＴ回路３４と、ＮＡＮＤ回路３５との論理回路は、復調ＴＤＤ切替信号の立ち上がりの完了を検出する。 - 特許庁

The XOR circuits 224 to 226 in the second and subsequent stages can switch to NAND circuits or NOR circuits in response to the switch signals.例文帳に追加

２段目以降のＸＯＲ回路２２４〜２２６は、切替信号に応答して、ＮＡＮＤ回路またはＮＯＲ回路に切り替え可能に構成されている。 - 特許庁

A NAND circuit 11 of a signal generating circuit 10 inputs a delay basic clock gate signal Gd, via a basic clock gate G and a delay circuit 13.例文帳に追加

信号発生回路１０のナンド回路１１は基本クロックゲート信号G と遅延回路１３を介して遅延基本クロックゲート信号Gdを入力する。 - 特許庁

A shift cell detecting circuit 6 is provided between a circuit 3 for latching a write data and a latch control circuit 4 of an NAND type flash memory.例文帳に追加

ＮＡＮＤ型フラッシュメモリにおいて、書き込みデータを保持するラッチ回路３と、ラッチ制御回路４との間にシフトセル検出回路６を設ける。 - 特許庁

An output of a NAND circuit 19 is input into the gates of transistors Q3, Q4.例文帳に追加

ＮＡＮＤ回路１９の出力がトランジスタＱ３，Ｑ４のゲートに入力される。 - 特許庁

CMOS-NAND GATE CIRCUIT USING 4-TERMINAL DOUBLE INSULATION GATE FIELD EFFECT TRANSISTOR例文帳に追加

四端子二重絶縁ゲート電界効果トランジスタを用いたＣＭＯＳ−ＮＡＮＤゲート回路 - 特許庁

A memory cell array constituting a NAND cell type flash memory has a word line control circuit 2.例文帳に追加

ＮＡＮＤセル型フラッシュメモリを構成するメモリセルアレイは、ワード線制御回路２を有する。 - 特許庁

Each of delay circuits UDCM0 to UDCMn+1 comprises first and second inverters 15a and 15b, first and second NAND circuits 16a and 16b, a switching transistor 17, and a transfer gate 18, and a delay circuit of a front stage and a delay circuit of a rear stage are connected through the second NAND circuit 16b.例文帳に追加

各遅延回路UDCM0〜UDCMn+1を、第１及び第２インバータ１５ａ，１５ｂ、第１及び第２ナンド回路１６ａ，１６ｂ、スイッチングトランジスタ１７及びトランスファーゲート１８で構成するとともに、その第２ナンド回路１６ｂを介して前段の遅延回路と後段の遅延回路とを接続するようにした。 - 特許庁