| 例文 |
test1を含む例文一覧と使い方
該当件数 : 15件
Runs allthe tests starting from the specified name test1 until the name test2,including both the specified tests. 例文帳に追加
\\-range [,]指定した名前 test1 から test2 までの全てのテストを実行する。 - XFree86
Whether the array should be sorted naturally (e.g. 例文帳に追加
配列のソートを自然順 (example1、Example2、test1、Test2)で行うか否 (Example2、Test2、example1、test1;つまり大文字が最初にくる) か。 - PEAR
A low level voltage is fed to the terminals test1, test2 normally and a high level voltage is applied to the terminals test1, test2 when a function of the selector is tested.例文帳に追加
test1 ,test2 には、通常時にはローレベル電圧が、セレクタの機能試験時にはハイレベル電圧が印加される。 - 特許庁
A TEST1 signal line 103 has a high resistance interconnect portion 103a and a low resistance interconnect portion 103b.例文帳に追加
TEST1信号配線103は、高抵抗配線部分103aと、低抵抗配線部分103bとを有する。 - 特許庁
The latch circuit 105 brings a switching buffer 151 into inactive state at such a timing as the TEST1 signal does not change.例文帳に追加
ラッチ回路105は、TEST1信号が変化しないタイミングでは、スイッチング用バッファ151を非活性状態とする。 - 特許庁
The decode circuit 3 decodes the data Q5, Q4, Q4, Q2, Q1 to generate test mode selection signals TEST1-TEST16.例文帳に追加
デコード回路3は、データQ5、Q4、Q2、Q1をデコードしてテストモード選択信号TEST1〜TEST16を生成する。 - 特許庁
A test mode decode & latch circuit 101 decodes an input signal based on a latch signal TMRS to generate a TEST1 signal.例文帳に追加
テストモードデコード&ラッチ回路101は、ラッチ信号TMRSに基づいて、入力信号をデコードし、TEST1信号を発生する。 - 特許庁
An input signal of an input terminal IN and a signal applied to a test signal input terminal test1 are given to the OR circuit 22.例文帳に追加
オア回路22には、入力端子INの入力信号とテスト信号入力端子test1 に印加された信号とが入力される。 - 特許庁
A latch circuit 105 for latching the TEST1 signal outputted from the test mode decode & latch circuit 101 based on the latch signal TMRS is inserted into the low resistance interconnect portion.例文帳に追加
低抵抗配線部分には、ラッチ信号TMRSに基づいて、テストモードデコード&ラッチ回路101が出力するTEST1信号をラッチするラッチ回路105が挿入される。 - 特許庁
The data line driving circuit includes a bias circuit (22) for generating the bias signals and supplying the bias signals to the output circuit (21) through bias wiring (23), and a switch provided between the bias circuit (22) and the output circuit (21) for cutting off the bias wiring (23) in response to control signals (TEST1, TEST1B).例文帳に追加
そのデータ線駆動回路は、バイアス信号を生成し、バイアス配線(23)を介してバイアス信号を出力回路(21)に供給するバイアス回路(22)と、バイアス回路(22)と出力回路(21)との間に設けられ、制御信号(TEST1、TEST1B)に応答してバイアス配線(23)を遮断するスイッチを具備する。 - 特許庁
In a state in which a fuse judging signal S1 is high, first judgement is performed by making a test mode signal TEST1 'high', after that, in a state in which the fuse judging signal is 'high', a test mode signal TEST2 is made to be 'low', while second judgement is performed by making the test mode signal TEST2 'low'.例文帳に追加
ヒューズ判定信号S1がハイとなっている状態で、テストモード信号TEST1をハイとして第1の判定を行い、その後、ヒューズ判定信号S1がハイとなっている状態で、テストモード信号TEST2をロウとすると共に、テストモード信号TEST2をロウとして第2の判定を行う。 - 特許庁
The medium is characterized by arranging a plurality of test areas (TEST1-TESTn) for writing on trial by the optical beam and a plurality of power setting information areas (PREC1-PRECn) which are disposed between the respective test areas to record an optimum power setting parameter and equipment identifying information of a recording device which performs writing on trial.例文帳に追加
光ビームによって試し書きされる複数のテストエリア(TEST1〜TESTn)と、この複数のテストエリアの夫々の間に配置されており、最適パワー設定パラメータと試し書きした記録装置の機器識別情報とを記録する複数のパワー設定情報記録エリア(PREC1〜PRECn)と、を設けたことを特徴とする。 - 特許庁
This medium is arranged with a plurality of test areas (TEST1- TESTn) to which trial write operation is performed by a light beam, and a plurality of power setting information recording areas (PREC1-PRECn), positioned between each of a plurality of these test areas to record an optimal power setting parameter and device identification information for a recording device, to which the trial write operation is performed.例文帳に追加
光ビームによって試し書きされる複数のテストエリア(TEST1〜TESTn)と、この複数のテストエリアの夫々の間に配置されており、最適パワー設定パラメータと試し書きした記録装置の機器識別情報とを記録する複数のパワー設定情報記録エリア(PREC1〜PRECn)と、を設けたことを特徴とする。 - 特許庁
| 例文 |
| Copyright © Japan Patent office. All Rights Reserved. |
| この対訳コーパスは独立行政法人情報通信研究機構の研究成果であり、Creative Commons Attribution-Share Alike 3.0 Unportedでライセンスされています。 |
| Copyright (C) 1994-2004 The XFree86®Project, Inc. All rights reserved. licence Copyright (C) 1995-1998 The X Japanese Documentation Project. lisence |
| Copyright © 2001 - 2008 by the PEAR Documentation Group. This material may be distributed only subject to the terms and conditions set forth in the Open Publication License, v1.0 or later (the latest version is presently available at http://www.opencontent.org/openpub/ ). |
|
ログイン |
Weblio会員(無料)になると
|
|
ログイン |
Weblio会員(無料)になると
|