cache designとは 意味・読み方・使い方

To provide a technology capable of reducing design change necessary for the change of a cache capacity.例文帳に追加

キャッシュ容量を変更する際に必要となる設計変更を低減することが可能な技術を提供する。 - 特許庁

To add a logic circuit for invalidating an old cache line by realizing a storage and invalidation operation without affecting any integral load data access time in a computer architecture having preliminarily verified tag cache design.例文帳に追加

事前検証済みタグキャッシュ設計を有するコンピュータアーキテクチャにおいて、整数ロードデータアクセス時間に影響を与えることなく記憶および無効化動作を可能にし、旧キャッシュラインを無効化する論理回路を付加する。 - 特許庁

To verify validity in the real operation environment of cache constitution of a current computer and to predict cache performance for the design of a next computer by receiving a memory access request to a computer in operation and simulating the operation of a memory access request by a cache memory whose constitution can be optionally set.例文帳に追加

稼働中の計算機のメモリアクセス要求を受け取り、任意に構成の設定が可能なキャッシュメモリによりそのメモリアクセス要求の動作を模倣することにより、現行計算機のキャッシュ構成の実稼働環境における妥当性の検証や、次期計算機の設計に対するキャッシュ性能予測を行う。 - 特許庁

SYSTEM AND METHOD FOR REDUCING MEMORY DIRECTORY UPDATE IN DIRECTORY-BASED CACHE SYSTEM AND DESIGN STRUCTURE INFORMATION STORAGE MEDIUM例文帳に追加

ディレクトリ・ベースのキャッシュ・システムにおけるメモリ・ディレクトリ更新を少なくするシステムおよび方法ならびに設計構造情報記憶媒体 - 特許庁

To provide a computer system without the need of mounting a cache memory of a large capacity while achieving performance improvement by acceleration and facilitating independent performance design for each function.例文帳に追加

高速化による性能向上、および機能ごとの独立性能設計の容易化を実現しつつ、大容量のキャッシュメモリの搭載を必要としない計算機システムを提供する。 - 特許庁

Information relevant to a process carried out in the DBMS provided as design information is acquired, and a cache capacity used per data is set on the basis of the information.例文帳に追加

設計情報として与えられるＤＢＭＳで実施される処理に関する情報を取得し、それを基にデータ毎に利用するキャッシュ量を設定する。 - 特許庁

To make design efficient by designing an instruction queue clearing means of only one kind independently of the existence of an instruction cache memory as to an information processor provided with an instruction queue.例文帳に追加

命令キューを備える情報処理装置に関し、命令キャッシュメモリの有無に関係なく、１種類の命令キュークリア手段を設計すれば足りるようにし、設計の効率化を図る。 - 特許庁

The system and a design structure using read/write bits are provided for deciding accessibility of cache in and for restricting update of the memory directory during block replacement to an area determined to be readable/writable by a multiprocessor.例文帳に追加

キャッシュ・ラインのアクセシビリティを決定するために、そして多重プロセッサにより読み出し可能かつ書き込み可能となるように決定された領域へのブロック置換中の、メモリ・ディレクトリの更新を制限するために、読み書き（Ｒ／Ｗ）ビットを使用するシステムおよび設計構造が実現される。 - 特許庁