メインワードの英語

負電圧が供給される半導体メモリ装置のメインワードラインドライバ回路例文帳に追加

MAIN WORD LINE DRIVER CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE TO WHICH NEGATIVE VOLTAGE IS SUPPLIED - 特許庁

複数の第１（及び第２）サブワード線は、メインワード線に対応して設けられる。例文帳に追加

A plurality of first (and second) sub-word lines are provided so as to correspond to main word lines. - 特許庁

メインワード線１本に対してサブワード線４本が駆動される構成となっている。例文帳に追加

In this structure, four sub word lines are driven for one main word line. - 特許庁

サブワードドライバ１３は、メインワード線ＭＷＬがゲートに接続されるＰＭＯＳトランジスタを有し、選択されたメインワード線ＭＷＬに対応するサブワード線ＳＷＬを選択的に活性化する。例文帳に追加

Sub-word drivers 13 include the PMOS transistors of which the main word lines MWL are connected to the gates, and selectively activate the sub-word line SWL corresponding to the selected main word line MWL. - 特許庁

メインワード線４およびプリデコード線５は、メインワードデコーダ１から第２のメモリセルアレイ３_２のサブワードドライバ２_４まで延びるように配置されている。例文帳に追加

A main word line 4 and a pre-decode line 5 are disposed to extend from the main word decoder 1 to the sub word driver 2_4 of the second memory cell array 3_2. - 特許庁

メモリセルアレイ１２は複数のメインワード線ＭＷと、各メインワード線に対応する複数のサブワード線ＳＷとを含み、列方向のサブワード線ＳＷを含んで複数のサブアレイ１３Ａ〜１３Ｈに分割されている。例文帳に追加

A memory cell array 12 comprises plural main word lines MW, plural sub-word lines SW corresponding to each main word line, and sub-word lines SW in the direction of column, and is divided into plural sub-arrays 13A-13H. - 特許庁

Ｘアドレスデコーダ（XDA1）内にワード活性化ブロック（WA1〜WA4）を配置し、ワード活性信号（WS1〜WS4）をメインワード（MW1〜MW16）と同層の配線層にてメインワード間に平行に配線したことを特徴としている。例文帳に追加

Word activation blocks WA1 to WA4 are laid out in an X address decoder XDAI, and word active signals WS1 to WS4 are wired in parallel between main words in the same wiring layer as the main vords MWI to MW16. - 特許庁

ウェーハバーンイン状態において、メインワード線の線間ヘストレス電圧を印加するメインワード線の線間バーンイン機能を備えた半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor memory device having an interline burn-in function of main word lines for applying a stress voltage across the main word lines in a state of wafer burn-in. - 特許庁