レジスタ定数の英語

ＰＩＮダイオードの種類に応じ、レジスタにて簡単に定数変更することができ、電流感度を調整できるアッテネータ回路提供する。例文帳に追加

To provide an attenuator circuit in which constants can easily be changed at a register in accordance with the type of a PIN diode and current sensitivity can be adjusted. - 特許庁

外部からプロセッサエレメント固有の値を設定する個別定数レジスタ２１０と、個別定数レジスタ２１０に設定されたプロセッサエレメント固有の値とプロセッサエレメント共有の命令６０とに基づいて演算を行う演算器１２０とを備えるよう構成した。例文帳に追加

This SIMD type parallel processor is provided with an individual constant register 210 for setting a value proper to the processor element from the outside, and an arithmetic unit 120 for performing an operation on the basis of the value proper to the processor element, which is set in the register 210, and an instruction 60 being common to processor elements. - 特許庁

記憶場所への定数のロード方法、宛先記憶場所への定数のロード方法、レジスタへの定数のロード方法、符号ビット数の決定方法、２進数の正規化方法、及びコンピュータシステム内の命令例文帳に追加

LOADING METHOD OF CONSTANT TO STORAGE PLACE, LOADING METHOD OF CONSTANT TO ADDRESS STORAGE PLACE, LOADING METHOD OF CONSTANT TO REGISTER, DECIDING METHOD OF NUMBER OF CODE BIT, NORMALIZING METHOD OF BINARY NUMBER AND INSTRUCTION IN COMPUTER SYSTEM - 特許庁

パイプライン制御部３００は、割り込み命令の第１の命令実行ステージの終了時に、パイプラインレジスタ１（６０）にベクタアドレスが設定され、パイプラインレジスタ２（７０）にスタックポインタ５０の値が設定され、パイプラインレジスタ３（８０）に所定の定数値が設定されるように制御する。例文帳に追加

At the end of the first instruction execution stage of the interrupt instruction, the pipeline control part 300 provides the control of setting the vector address in a first pipeline register (60), setting the value of a stack pointer 50 in a second pipeline register (70) and setting a predetermined constant value in a third pipeline register (80). - 特許庁

アドレスレジスタの値と第二のプログラムカウンタ１００４の値とを減算し、減算結果と命令コードレジスタから読み出した命令コードに含まれるアドレスの変位値、あるいは、定数値１００５を比較１００６して比較結果を出力する。例文帳に追加

Subtraction of a value of the address register and a value of the second program counter 1004 is made, comparison 1006 of a subtraction result and the displacement value of the address included in the instruction code read from the instruction code register, or the constant value 1005, is made, and a comparison result is outputted. - 特許庁

タップ重み更新部７は、加算器３が出力する受信信号と参照信号との誤差に、シフトレジスタ６の各タップの出力信号と定数とを乗算し、等化フィルタ部１における、シフトレジスタ６の各タップに対応したタップ位置のタップ重みを更新する。例文帳に追加

A tap weight update unit 7 multiplies the error between the reception signal that an adder 3 outputs and a reference signal by output signals of respective taps of the shift register and a coefficient to update tap weights at tap positions of the equalization filter unit 1 corresponding to respective taps of the shift register 6. - 特許庁

命令デコーダ１４による単数の命令をデコードした結果を基に、第１データ変更回路２４が予め保持した定数要素データを組み合わせて定数行列データを構成する複数の定数ベクトルデータを順に生成し、これを演算回路２８を介してレジスタファイル１６に書き込む。例文帳に追加

A first data change circuit 24 combines previously held constant element data on the basis of a result obtained by decoding a single instruction by an instruction decoder 14 to sequentially generate a plurality of pieces of constant vector data constituting the constant matrix data, and writes them into a register file 16 through an arithmetic circuit 28. - 特許庁

レジスタ１２２のうちの異なる所定の２箇所の出力信号が加算部１２３で加算され、数乗算部１２４で、加算結果に定数βが乗算される。例文帳に追加

The output signals of predetermined different two places in a register 122 are added together by an addition part 123, and the result is multiplied by a constant β at a numeral multiplier 124. - 特許庁