エラー弁別部２は、１５入力論理和回路３、２入力論理積回路４及びクロック同期式セットフリップフロップ５を有する。例文帳に追加

An error discrimination part 2 is provided with a 15-input OR circuit 3, a 2-input AND circuit 4 and a clock synchronization type set flip-flop 5. - 特許庁

同期式カウンタはチェーン構造を有する少なくとも３個のフリップフロップと、チェーン構造に介在する少なくとも２個の２入力ＥＸＯＲゲートとを備えており、フリップフロップのうちの１つの出力がこれとは別のフリップフロップの入力に至るクリティカルパスが２入力ＥＸＯＲゲートの１段で構成されるようにした。例文帳に追加

The synchronous counter is provided with at least three flip-flop circuits of a chain structure and at least two sets of two-input EXOR gates interposed in the chain structure, and a critical path, where the output of one flip-flop circuit leads to the input of another flip-flip is configured with one stage of the two-input EXOR gate. - 特許庁

クロック同期式セットフリップフロップ５は、２入力論理積回路４の出力によりクロック信号Ｃｌｏｃｋに同期してセットされ、エラーフラグ信号Ｅｒを出力する。例文帳に追加

The clock synchronization type set flip-flop 5 is set in synchronism with the clock signals Clock by the output of the 2-input OR circuit 4 and outputs error flag signals Er. - 特許庁

自動配置配線プログラムに特殊なアルゴリズムを追加したり、特別なフリップフロップを使用したりすることなく、クロックスキューによる誤動作のない同期式回路等のマクロ回路を提供する。例文帳に追加

To obtain a macro circuit like a synchronous circuit free from malfunction caused by clock skew without adding a special algorithm to an automatic layout and wiring program neither using a special flip flop. - 特許庁

測定装置１０は、不規則（非同期式）サンプリングけクック・オシレータ１２、Ｄ型フリップフロップ回路１４、ワンズカウンタ１６、パルス・カウンタ１８、およびプロセッサ２０を備える。例文帳に追加

The measuring device 10 comprises an irregular (asynchronous-type) sampling clock oscillator 12, a D-type flip-flop circuit 14, a ones counter 16, a pulse counter 18, and a processor 20. - 特許庁

プレチャージノードを使用するとともに、差動型ラッチを使用してトランジスタのレシオ問題を解決し、動作速度を向上させた半導体素子の同期式フリップフロップ回路を提供する。例文帳に追加

To provide a synchronous flip-flop circuit of a semiconductor device which can settle the ratio problem of a transistor by using a pre-charge node and also a differential latch and can improve its operating speed. - 特許庁

レジスタファイルは、単一アドレスポートの非同期式ＲＡＭ１１と、パイプラインのステージ毎に、ＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサ１２と、切り替えに同期してＲＡＭの出力データを一時ラッチするフリップフロップ回路１３とで構成する。例文帳に追加

The register file comprises an asynchronous RAM 11 having a single address port, a multiplexer 12 for switching the read address and write address of the RAM at every stage of a pipeline, and a flip-flop circuit 13 for temporarily latching output data of the RAM synchronously with the switching. - 特許庁

ハードウエア記述言語により同期式回路を記述する場合において、フリップフロップの入力信号の作成回路に戻らずにセットアップ、ホールドエラーを起こさない関係であることを確認することができ、設計時間の短縮を可能にする。例文帳に追加

To reduce time for designing by confirming a relation causing no set up nor a hold error without returning to the preparing circuit of the input signal of flip-flop in the case of describing a synchronous circuit in a hardware description language. - 特許庁

送信側（送信回路４１）から送信されたクロック及びデータに対して、クロック同期式の信号ライン２０で重畳した高周波成分のうち、クロックに重畳している高周波成分のみ、受信側（受信回路２１）のローパスフィルタ３１で除去すると共に、波形整形バッファ回路３２で波形整形して、データが供給されるフリップフロップ３６に供給する。例文帳に追加

For a clock and data sent from the transit side (transmission circuit 41), a low-pass filter 31 at the receive side (reception circuit 21) removes only high frequency components superposed on the clock among superposed high frequency components on a clock-synchronized signal line 20, and a waveform shaping buffer circuit 32 shapes the waveform to supply them to a flip flop 36 to be fed with the data. - 特許庁