フィールド・プログラマブル・ゲート・アレイの基本論理セル回路の動作モードを、論理装置を構成した場合のそれぞれの基本論理セル回路の動作状態に対応して適切に制御し、低消費電力化と動作の高速化を行うことが可能な高速低消費電力論理装置を提供する。例文帳に追加

To realize low consumption power and high speed operation by suitably controlling operation mode of a basic logic cell circuit of a field programmable gate array in accordance with operating condition of each of the basic logic cell circuits at the time of constituting a logic device. - 特許庁

基本となる論理ゲートを基板上に配列しておき,注文に応じて配線設計だけ行う技術例文帳に追加

in computing, a technique to keep the basic logical gate arranged on a board and only do the writing design upon request発音を聞く  - EDR日英対訳辞書

半導体LSIを作る際,基本となる論理ゲートを基板上に配列しておき,注文に応じて配線設計する技術例文帳に追加

a technology of disposing of the {basic logical gate in a path} in advance, when making a {semiconductor LSI} and wiring it発音を聞く  - EDR日英対訳辞書

フィールド・プログラマブル・ゲート・アレイの基本論理セル回路および結線スイッチ回路の動作モードを、論理装置を構成した場合のそれぞれの基本論理セル回路の動作状態に対応して適切に制御して、低消費電力化と動作の高速化を行う。例文帳に追加

To realize low power consumption and a high speed operation by suitably controlling the operation mode of the basic logic cell circuit and connection switch circuit of a field programmable gate array in accordance with the operating condition of each basic logic cell circuit when constituting a logic device. - 特許庁

階層的に定義されているゲートを含む論理回路の故障箇所推定において、ゲートに対する故障推定専用のデータベースを作成することなく、基本ゲートで記述されたゲートの回路構成を参照して故障箇所推定可能とするシステムの提供。例文帳に追加

To estimate a failure portion by making reference to circuit constitution of a gate expressed by a basic gate without preparing a data base exclusive for the failure estimation for the gate, in failure portion estimation for a logical circuit including the gate defined hierarchically. - 特許庁

処理Ｓ１２の論理合成処理で合成されて生成された第２のゲートレベルの論理データの出力（Ｓ１３）により、元々配置されている基本セルに加え、論理変更後の接続関係の変更に応じマスクレイアウト上に存在する元の第１のゲートレベルの論理データで使用しないダミーセルも用いて再配線処理を行う（Ｓ１４）。例文帳に追加

Then the second gate-level logical data generated through the logic synthesis in the step S12 is outputted (S13) and rewiring processing is performed by using a dummy cell which is not used in the original first gate-level logical data existing on a mask layout in accordance with a change in connected relation after logic is changed in addition to an originally arranged basic cell (S14). - 特許庁

論理合成を行うための基本ゲートなどからなる回路部品ライブラリ１０に遅延値だけではなく遅延値の分散（標準偏差）の値を持たせる。例文帳に追加

Not only delay values but also the value of the dispersion (standard deflection) of the delay values are stored in a circuit component library 10 constituted of a basic gate for operating logical synthesis. - 特許庁

シミュレーションモデル作成部でゲートレベルの論理をシミュレータで実行可能な基本プリミティブに変換してシミュレーションモデルを作成する際に、縮退処理部２６で基本プリミティブを対象にディレイ段数に影響をあたえることのない削除可能なゲートを判定して削除する。例文帳に追加

In creating a simulation model by converting logic at the gate level into a basic primitive which can be executed by a simulator in a simulation model creating part, gates which can be deleted that do not influence the number of delay steps with respect to the basic primitive are decided and deleted at a degradation processing part 26. - 特許庁